PFD /의 CP에서 죽은 채로 영역을 최적화

[B 조]에 amarnath 쓴 : [/ B 조] [견적가] 남편이하고 4 단계에서 펄스 폭을 의미 4 pulses.now는 내가 무언가를 clear.the 죽은 영역 pfd u에서 임계 경로에 use.naturally을 따라 할 수없는 경우 입력과 참조 사이의 위상 차이가 자연스럽게 pfd 어떤 signal.dead 영역은 제거되고 출력 수 없습니다 않을 경우에만 minimized.u은 또한 동적 논리 pfd 사용해 볼 수있는이 delay.then보다 작아집니다. 회신 먼저 [/ 인용] 고마워 : u는 [/ B 조]는 자세한 내용을 다시 한번 명확히하십시오 각각 yibinhsieh의의 회신을 이해한다면. 둘째 : 나는이 문제가 오는 견해에서로 죽은 지대 문제의 defination 분명 아니라고 생각 올린사람 : pahse 오류가 작은 경우이 스위치는 특정 내가이로 충전 펌프를 전환할 수 없습니다 작은 펄스를 생성 pfd / 피 커패시턴스 그래서 우리가 분들과 나머지 펄스를해야이 문제를 eleminate 수 있습니다. 작은 위상 오류는 우리가 확신할 수 있도록 그것이 그 맥박에 추가됩니다 발생했을 때 너무의 CP 스위치를 켜십시오 수 폭있는 PFD / 및 CP respondes 위상 오류가 발생합니다. 나는 문제가 안부 **, 귀하의 의견을 기다리는 모두 함께 PFD의 CP와 관련이 있다고 생각 그래서 .. mmohsen
 
deadzone를 최적화 단순히 전하 펌프 전류 / 하강 시간과 모두의 합성 문제의 비선 형성은 다른보다 더 많은 소음을 소개하지 않는 값으로 / 주파수 탐지기 단계의 최소 펄스 시간 증가 사이의 비율을 설정됩니다 잡음 소스. 당신은 전환 RC로 전하 펌프를 모델로한다면 현재의 램프를 필터링. 그리고 최소 펄스 시간은 상승 / 하강 시간보다 상당하지 않은 경우. 위상차에서 비선형 함수에서 참조 하나 사이클 결과를 통해 다음 충전 통합. 이러한 모델을 적용하면 위에 언급 비율은 2-5되어야합니다. 당신이 만족하실 것입 발견 통합의 양념 결과 모델과 비교한다면. 나는 또한 【URL】에게의 http://www.edaboard.com/viewtopic.php?t=117155 [/ URL을]을이 문제를 논의
 
그것은 죽은 지대 problem.another 관점 중 하나 관점은 간단한 UI를 회로 (디지털). 여기는 U 그것이 누구의 너비 지연보다 디지털 circuit.that를 통해 적게입니다 펄스를 생성할 수있다 example.suppose 걸릴 것입니다 무엇입니까 난 내가의 pfd also.in 사건의 경우에는 뜻 generated.hope iam 취소하실 수 없습니다 게이츠 nang, 그것은 매우 긴 중요한 path.so을 어떤 펄스 폭이 지연보다 작은가를 사용하여 설계 pfd. 안부 amarnath
 
당신의 요점은 이제 분명하다고 생각, 감사 archetcture 내에서 특정 죽은 영역 (예 : 내장)가되도록 많은 각각 yibinhsieh에 대해 [/ B 조] 방법은 그것을 가지고 무슨 짓을?? 감사합니다 .. mmohsen
 
경우에는 [인용 = amarnath] pfd 낸드 게이트를 사용하여, 그것은 generated.hope iam 명확 수없는 아주 긴 중요한 path.so을 어떤 펄스 폭이 지연보다 작은가 설계했습니다. [/ 인용]은 그래서 우리가 어떻게, 또는 그것이 지배적인지 알고 순서의 CP의로드 죽은 영역의 증가의 원인이 효과이며, 혼자 pfd의 죽음의 영역을 측정할 수 있습니까?
 
yibinhsieh 방법은 더 많은 시간이 요금은 원본에 트랜지스터를 펌프 및 싱크대 current.so 주문에 사용할 수 있도록 접수되었습니다 자물쇠 후 펄스의 폭을 증가시켜 부분 전하 펌프 트랜지스터의 켜기 피할 수있는 방법을 제안합니다 부분도 통해 UR PFD는 입력 위상차에 응답 및 CP 트랜지스터의 켜기,이 방법이 괜찮다는하지 마십시오. 안부 amarnath
 
자연스럽게 모두 죽은 지대를 일으킬 수있는. u는 pfd 통해 지연 시간을 최적화 재설정 pulse.for의 너비를 증가하여 충전 펌프 트랜지스터의 승하차 / 터닝 부분 해당 인해를 없앨 수, U 형 필요가 광고 플립플롭을 함께 사용하는 광고 플립플롭을 사용하여 최소한의 delay.u를 사용하여 패스 트랜지스터 또는 u는 또한 동적 논리 pfd 매우 고속 작업에 좋은 tspc structure.another의 pfd를 u 수 있습니다했습니다. 안부 amarnath
 
deadzone를 최적화 단순히 전하 펌프 전류 / 하강 시간과 모두의 합성 문제의 비선 형성은 다른보다 더 많은 소음을 소개하지 않는 값으로 / 주파수 탐지기 단계의 최소 펄스 시간 증가 사이의 비율을 설정됩니다 잡음 소스. 당신은 전환 RC로 전하 펌프를 모델로한다면 현재의 램프를 필터링. 그리고 최소 펄스 시간은 상승 / 하강 시간보다 상당하지 않은 경우. 위상차에서 비선형 함수에서 참조 하나 사이클 결과를 통해 다음 충전 통합. 이러한 모델을 적용하면 위에 언급 비율은 2-5되어야합니다. 당신이 만족하실 것입 발견 통합의 양념 결과 모델과 비교한다면. 나는 또한 【URL】에게의 http://www.edaboard.com/viewtopic.php?t=117155 [/ URL을]을이 문제를 논의
 
경우에는 [인용 = amarnath] pfd 낸드 게이트를 사용하여, 그것은 generated.hope iam 명확 수없는 아주 긴 중요한 path.so을 어떤 펄스 폭이 지연보다 작은가 설계했습니다. [/ 인용]은 그래서 우리가 어떻게, 또는 그것이 지배적인지 알고 순서의 CP의로드 죽은 영역의 증가의 원인이 효과이며, 혼자 pfd의 죽음의 영역을 측정할 수 있습니까?
 
eng_Semi, 그것은 하나는 주로 어떤되지 않습니다. 그것은 탐지기의 최소 펄스 시간과 상승 / 펌프 전류의 가을 시간의 비 적절한 관계입니다. 감지기에 죽은 시간이 없어! 펌프에 죽은 시간이 없어! 당신은 시간 / 위상 차이를 통해 요금을 시뮬레이션하는 경우 결과 커브 죽은 영역을 가지고 같이 찾고 있습니다.
 
자연스럽게 모두 죽은 지대를 일으킬 수있는. u는 pfd 통해 지연 시간을 최적화 재설정 pulse.for의 너비를 증가하여 충전 펌프 트랜지스터의 승하차 / 터닝 부분 해당 인해를 없앨 수, U 형 필요가 광고 플립플롭을 함께 사용하는 광고 플립플롭을 사용하여 최소한의 delay.u를 사용하여 패스 트랜지스터 또는 u는 또한 동적 논리 pfd 매우 고속 작업에 좋은 tspc structure.another의 pfd를 u 수 있습니다했습니다. 안부 amarnath
 
eng_Semi, 그것은 하나는 주로 어떤되지 않습니다. 그것은 탐지기의 최소 펄스 시간과 상승 / 펌프 전류의 가을 시간의 비 적절한 관계입니다. 감지기에 죽은 시간이 없어! 펌프에 죽은 시간이 없어! 당신은 시간 / 위상 차이를 통해 요금을 시뮬레이션하는 경우 결과 커브 죽은 영역을 가지고 같이 찾고 있습니다.
 
[인용 = rfsystem가] eng_Semi, 그것은 하나가 지배적인 어떤되지 않습니다. 그것은 탐지기의 최소 펄스 시간과 상승 / 펌프 전류의 가을 시간의 비 적절한 관계입니다. 감지기에 죽은 시간이 없어! 펌프에 죽은 시간이 없어! 당신은 시간이 지남 / 위상차를 요금을 시뮬레이션하는 경우 결과 커브 죽은 영역을 가지고 같이보고 있습니다. [을 / 인용] 앞으로의 일들을 pfd가 참조하고 vco의 output.then 사이의 위상 차이 최고급 응답할 수 말 것 이러한 상황이 질문에 대답 great.just 것입니다 : u는, 당신은 펄스 출력에 도달할 것이라고 생각하십니까, 누구의 펄스 폭 회로를 통해 지연보다 작은 펄스는 누구에게 입력하는 경우 u를 디지털 회로가있다면 이 u는 pfd가 죽은 영역 또는 not.dead 지역에 건설이 있는지 여부를 결론을 내릴 수있는 대답은 아무것도 아니지만 통해 UR의 pfd은 전혀 inpt에 응답 않는 기간을 의미합니다. 이 경우에는 PLL은 개방 루프 시스템으로 동작합니다. 안부 amarnath
 
PFD에 최소 입력 펄스 시간은 위 또는 PFD 다운 출력의 최소 펄스 시간과 동일하지 않습니다. PFD 하나는 상승 또는 입력의 하강 에지에서만 작동합니다. 그것은 가장자리를 트리거. 선형성 성능은 펄스 시간은 실제 시간 / 위상의 차이와 같다면 반대의 가장자리에 영향을 것입니다. PFD는 두 입력으로 클럭하며 최대 및 asynchron으로 재설정하고 아래 PFD에 죽은 시간 효과가있다 두 레지스터로 만든 경우.
 
[인용 = rfsystem가] eng_Semi, 그것은 하나가 지배적인 어떤되지 않습니다. 그것은 탐지기의 최소 펄스 시간과 상승 / 펌프 전류의 가을 시간의 비 적절한 관계입니다. 감지기에 죽은 시간이 없어! 펌프에 죽은 시간이 없어! 당신은 시간이 지남 / 위상차를 요금을 시뮬레이션하는 경우 결과 커브 죽은 영역을 가지고 같이보고 있습니다. [을 / 인용] 앞으로의 일들을 pfd가 참조하고 vco의 output.then 사이의 위상 차이 최고급 응답할 수 말 것 이러한 상황이 질문에 대답 great.just 것입니다 : u는, 당신은 펄스 출력에 도달할 것이라고 생각하십니까, 누구의 펄스 폭 회로를 통해 지연보다 작은 펄스는 누구에게 입력하는 경우 u를 디지털 회로가있다면 이 u는 pfd가 죽은 영역 또는 not.dead 지역에 건설이 있는지 여부를 결론을 내릴 수있는 대답은 아무것도 아니지만 통해 UR의 pfd은 전혀 inpt에 응답 않는 기간을 의미합니다. 이 경우에는 PLL은 개방 루프 시스템으로 동작합니다. 안부 amarnath
 
PFD에 최소 입력 펄스 시간은 위 또는 PFD 다운 출력의 최소 펄스 시간과 동일하지 않습니다. PFD 하나는 상승 또는 입력의 하강 에지에서만 작동합니다. 그것은 가장자리를 트리거. 선형성 성능은 펄스 시간은 실제 시간 / 위상의 차이와 같다면 반대의 가장자리에 영향을 것입니다. PFD는 두 입력으로 클럭하며 최대 및 asynchron으로 재설정하고 아래 PFD에 죽은 시간 효과가있다 두 레지스터로 만든 경우.
 
[B 조]에 rfsystem 작성 : PFD 하나는 상승 또는 입력의 하강 에지에 대해서만 작동 [/ B 조]에 [견적]. 그것은 가장자리를 트리거. 펄스 시간은 오전 실제 시간 / 위상 차이 [/ 견적] 난 완전히하지만 난 동의 걸만한 가치가있다면 선형성 성능은 그 반대로 가장자리에 의해 영향을받을 수있다는 것을 무엇 PFD의 유형을 논의 신문에서 찾은 난 혼란스러운 몇 가지 DZ 및 기타 발생 유형은 (작은) DZ 가지고 있고 시간에 자신의 차례에 그들의 행동과 관련된 내 생각은 각각 amarnath의 [/ B 조]는 그의 defination했다????로 ** 당신이 어떤 링크를 클릭하거나 종이 자세한 내용은이 문제를 논의가 있었나요?? 감사합니다 ..
 
[B 조]에 rfsystem 작성 : PFD 하나는 상승 또는 입력의 하강 에지에 대해서만 작동 [/ B 조]에 [견적]. 그것은 가장자리를 트리거. 펄스 시간은 오전 실제 시간 / 위상 차이 [/ 견적] 난 완전히하지만 난 동의 걸만한 가치가있다면 선형성 성능은 그 반대로 가장자리에 의해 영향을받을 수있다는 것을 무엇 PFD의 유형을 논의 신문에서 찾은 난 혼란스러운 몇 가지 DZ 및 기타 발생 유형은 (작은) DZ 가지고 있고 시간에 자신의 차례에 그들의 행동과 관련된 내 생각은 각각 amarnath의 [/ B 조]는 그의 defination했다????로 ** 당신이 어떤 링크를 클릭하거나 종이 자세한 내용은이 문제를 논의가 있었나요?? 감사합니다 ..
 
예 this.there에 관해 많은 논문이있다 그것이 피드백 경로 (기존 pfd)이 있기 때문에, pfd에 대해 관련된 죽은 영역 될거라고 의심의 여지가있다. 쿠오 - Hsing 쳉, Tse - 후아힌 야오, 수련 - 유 지앙과 웨이 - 빈 양 : "낮은 지터 PLL을위한 차이 감지기.", 전자 회로와 시스템, 2001.ICECS 2001.The 여덟째의 IEEE 국제 회의에 볼륨 : 1, 2001, 폴리 프로필렌 43-46 vol.1. 안부 amarnath [크기 = 2] [컬러 = # 999999] 올린날짜 1시간 51분 후 : [/ 크기]이 뭐야에 의해, 리셋 펄스의 너비를 늘리면 죽은 영역을 pfd로 인해 최소화하기 위해 시도할 수 있습니다 [/ 색상]에 전하 펌프 전류 matched.also 없을 때 대신의 출력에 전달하는 그것은 pfd itself.but에 의해 제거되는 리셋 펄스 폭이 증가이 펄스 수 있도록이 u를 아르하는 주파수 지터로 이어질 수있다는 disadvantages.it없이는되지 않습니다 그것은 박차으로 이어질 것입 출력에 큰 파문,을 가져다 줄 수 있으므로 거래가 꺼져있다. 안부 amarnath
 
[인용] 쿠오 - Hsing 쳉, Tse - 후아힌 야오, 수련 - 유 지앙과 웨이 - 빈 양 : ". 낮은 지터 PLL을위한 차이 감지기", 전자 회로와 시스템, 2001.ICECS 2001.The 여덟째의 IEEE 국제 컨퍼런스에 , 볼륨 : 1, 2001, 폴리 프로필렌 43-46 vol.1. [/ 인용]은이 종이가 제가 didnot는 웹상에서 그것을 발견하거나 내가 사전에 그것을, 감사 얻을 수있는 곳에서 말해줘 업로드할 수있다면 ..
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top