설계"어떻게

[gaom9]

안녕,
어떻게 IC는 과정에서 저항이 오류를 줄이기 위해 알고 싶어요.내가 아는 한, 저항을 정확하게하기가 힘들다.예를 들어, 가장 정확한 polyresistance 과정을 그리고 마스크에 오류가 이식을 포함 대답 %에서 오류가 발생했을 것입니다 종종 함께 큰 오류입니다.하지만 대답 %도 날 위해, 어떻게 그것을 줄이고 저항을 더 정확하게 큽니다.그리고 한 가지 방법에서 칩 밖으로 정확하게 저항을 사용하지만, 나에게 만족하지 않는 이쪽으로.나의 목적은 대답 %로, 여분의 프로세스를 추가하지 않고 오류를 줄일 수있다 그것을 가능 한가?감사합니다!
안부 인사!

 

[imar]

안녕!

바라건대, 그것을 저항 변화의 영향을 줄이기 위해 5 %에서도 가능합니다.
당신이 저항의 비율을 사용해야합니다.
사실, 두 개의 저항의 값을 너무 약 20 % 정도 차이가 이러한 저항의 비율이 더 나은 정확도를 가지고있다.

마지막으로, 비율로 저항을 사용하려고합니다.

이 도와 주길 바래요.

안부.

 

[malizevzek]

imar 썼습니다 :마지막으로, 비율로 저항을 사용하려고합니다.

 

[imar]

malizevzek 썼습니다 :하지만 저항이 비율은별로 저항이 그것인가?

 

[Guest]

[No message]

 

[dalraist]

저항이 오류의 부품 레이아웃 디자인의 일부 편법함으로써 완화 될 수있습니다.
폴리 printability 오류의 가능성을 원천입니다.그냥 폴리 저항 디자인이 완화 폭 증가합니다.
폴리 에칭 또 다른 가능성을 원천입니다.(3x3로 또는 5X5) 최종 저항 매트릭스를 만듭니다 센터 resitor에만 사용할 수있습니다.
터미널 저항을 무시할 수 있어야합니다.금속 폴리에 연락처의 수를 증가하기 위하여 그들의 저항을 줄일 수 있고 그들대로 Silicide 블록 레이어에 가능한 가까이 이끌어낼 수있습니다.
이 오류가 감소하지만, 도움이 될 수로 이미 명시된 malizevzek, 어려운 소액에서 5 % 미만 오류를 가지고있다.
기회가 있으면 귀하의 회로를 조정할 필요는, 당신은 일반적인 - centroid 구성 및 그들의 측정 1 2 동등한 저항을 그릴 수있습니다.당신은 오류가 발생 미만 1~2%와 다른 하나는 알고 이런식으로합니다.

희망 생 수있습니다.

 

[gaom9]

그래서 디자인이 오류를 고려했다.일부 오류가 발생하지만, 용납 될 수있는 나의 편견 회로, 저항의 오류에 큰 문제를 일으킬 것입니다, 내 바이어스 회로 bandgap 저항 회로 예정입니다.그리고 거기에 저항이없이는 어떤 편견이 방법이 있지만 좋은 안정적인 매개 변수가 있나요?

감사합니다!
안부 인사!

 

[JoannesPaulus]

만약 저항 값이 너무 당신을 위해 중요하다, 당신은 아직 사용할 수있는 온 - 칩 교정.