O
ouahhabi5
Guest
난 바보 같은 질문이지만 이런 생각에 그냥 bigginer 오전 알아
that actions :
난은 Tcl 스크립트 언어로
쓰고 싶어요 그 작업 :
- 재설정 디자인
- ceation 시계
- CLK 포트를 제외하고 입력 포트를 강제로
- 출력 포트를 강제로
- 어떤 기술 서점에서 지정할 수있습니다 작동 조건을 채택
wire_load_model의 자동 선택
- CLK ()를 제외하고 입력에 driving_cell 정의
- 입력 포트에서 최대 커패시턴스를 정의
- 출력 포트의 용량성 부하를 정의spefications 위치 :
주파수 클럭 200 MHz의 (5ns)
- 작동 상태를 알아보려면 représenté 드 라 Libraire core_slow.db (1.62V, 125 ° C의)
- Wire_load_model 자동 선택
- 입력에 대한 제약 시계 기간의 80 %
- 출력 클럭 기간의 20 %에 제약
- 셀 1 T는 핀 T는 질문 마 T는 f를 입력 님의 f를 1 수유
입력 5 티셔츠 - 용량 최대 2 핀 1 T는 T는 T는
- 블록을 출력 3와 함께 제공된의 전화 번호난 그냥 이렇게 쓴 lignes :
reset_design
get_ports create_clock 기간 5 이름 myclk [CLK]
set_input_delay 1 최대 클럭 myclk [remove_from_collection [all_ 입력] [CLK get_ports]
set_output_delay 1 - 맥스만약 올바른 나에게 PLZ 말해, 내가 어떤 사람에 대한 스크립트 덕분에 계속하는 데 도움이 필요합니다
that actions :
난은 Tcl 스크립트 언어로
쓰고 싶어요 그 작업 :
- 재설정 디자인
- ceation 시계
- CLK 포트를 제외하고 입력 포트를 강제로
- 출력 포트를 강제로
- 어떤 기술 서점에서 지정할 수있습니다 작동 조건을 채택
wire_load_model의 자동 선택
- CLK ()를 제외하고 입력에 driving_cell 정의
- 입력 포트에서 최대 커패시턴스를 정의
- 출력 포트의 용량성 부하를 정의spefications 위치 :
주파수 클럭 200 MHz의 (5ns)
- 작동 상태를 알아보려면 représenté 드 라 Libraire core_slow.db (1.62V, 125 ° C의)
- Wire_load_model 자동 선택
- 입력에 대한 제약 시계 기간의 80 %
- 출력 클럭 기간의 20 %에 제약
- 셀 1 T는 핀 T는 질문 마 T는 f를 입력 님의 f를 1 수유
입력 5 티셔츠 - 용량 최대 2 핀 1 T는 T는 T는
- 블록을 출력 3와 함께 제공된의 전화 번호난 그냥 이렇게 쓴 lignes :
reset_design
get_ports create_clock 기간 5 이름 myclk [CLK]
set_input_delay 1 최대 클럭 myclk [remove_from_collection [all_ 입력] [CLK get_ports]
set_output_delay 1 - 맥스만약 올바른 나에게 PLZ 말해, 내가 어떤 사람에 대한 스크립트 덕분에 계속하는 데 도움이 필요합니다