VHDL 또는 논리를 유선> - 날 수정하시기 바랍니다

[rajakash]

안녕하세요,,,

예를 들어,이 경우 VHDL 같은 코드는
의 맨살 beh이 아키텍처는
시작
y는 <=;
y를 <= b;
끝;

어떻게 내가이 유선 또는 논리를 추가할 수 있습니까? 그리고 난 아래와 같이 같은 조건을 가지고 다

도서관의 IEEE;
사용 ieee.std_logic_1164.all;
패키지 와이어는
유형 logic_level)가있다 (패, 지, H는;
유형 logic_array은 (는 정수 배열 범위 <>) logic_level의;
함수 resolve_logic은 (드라이버 : logic_array)에 logic_level 반환;
subtype의 resolved_level가 logic_level입니다 resolve_logic;
끝 와이어;
패키지 본문 와이어가
함수 resolve_logic은 (드라이버 : logic_level) 반환에 logic_array입니다
시작
drivers'range에 색인을 위해 루프
그때면 드라이버 (색인) = 패
패를 반환합니다;
종료면;
끝 루프;
H를 반환;
최종 resolve_logic;
끝 와이어;도서관의 IEEE;
사용 ieee.std_logic_1164.all;
사용 work.wire.all;

엔티티 en7407이다
포트 (, b : logic_level에;
y는 : 밖으로 logic_level);
끝;
의 en7407 beh이 아키텍처는
신호 int : resolved_level : = H는;
시작
INT <=;
INT <= b;
y는 <이 = INT;
끝;

맞는가?

plz 도움을 날 ..

 

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