EDk 도구에 대한 Verilog / VHDL 코드를 사용하는 방법

[nandhika]

안녕하세요, 누구라도 EDk 도구에서 일한 않았다 ......... 사전에 EDK 도구 감사를 사용하는 verilog 나 VHDL 코드 HW를 사용하여

 

[eltonjohn]

자일링스 EDK의 enviroment는 매우 복잡합니다 ... 그것은 간단하게 설명하실 수 없습니다. 하나의 이유는 항상 변화하고 들어 .. 당신이 그것을 사용하는 방법을 이해하기 위해 개발 흐름을 참조해야합니다. 그러나 때문입니다은 GNU에 많은 기반을두고 있습니다. 또한 GNU / 유닉스 개발은 내가 GCC gdb를 의미 작동하는 방법을 학습하는 것이 좋습니다, 확인 및 일부 스크립트 언어나 쉘