합성

[nlulani]

안녕 모두,
내가 ModelSim과 Aldec 시뮬레이터를 사용하여, 내가 가진 여러 VHDL 시뮬레이션 코드 ISE 6.1 자일링스의 도구로 일하고있습니다.

, could anybody refer me tutorial on it and associated terms like : clock to pad and pad to setup etc.

성공적으로 너무 ISE들을 synthesised 필요하지만 타이밍 제약에
대해 몰라, 아무도 그것에 관련된 용어와 같은 자습서를 참조하십시오 수 : 시계 패드와 패드를 설정 등의

미리 감사드립니다

Nitin [/ B 층]

 

[fakeha_s]

자일링스 웹 사이트에서 관련성이 높은 PDF 문서를 얻을 수있습니다

 

[nlulani]

안녕하세요 fakeha_s,
하지만 내가 어디서, 왜, 어떻게 타이밍 제약을 지정해야 이해하는 데 도움이 전혀.내게는 어디에서 얻을 수있는 더 많은 ABT의 링크를 보낼 수있습니다 그것을

감사와 안부,
Nitin

 

[Guest]

[No message]

 

[echo47]

당신이 제약 가이드를 읽어 봤어?그 PDF 파일을 귀하의 ISE 문서 폴더에있습니다.
장 : 제약 유형.섹션 : 타이밍 제약.

 

[Guest]

타이밍 제약 합성에 매우 중요합니다.당신이 "시기"의 해당 도서에 대한 세부 사항에 대한 refere 수있습니다.

 

[nlulani]

축구 썼습니다 :

타이밍 제약 합성에 매우 중요합니다.
당신이 "시기"의 해당 도서에 대한 세부 사항에 대한 refere 수있습니다.