필터 설계를위한"Testbench 세대

[hwb]

안녕하세요!

저는 현재 간단한에는 FIR 필터 Spartan3에 대한 이세 ModelSim와 디자인입니다.
필터는 외부 세계에 IIS를 인터페이스로 연결됩니다.유감스럽게도 내가 사용할 수없습니다 여기, 너무 직접적으로 제공되는 오디오 데이터와 시뮬 링크 디자인을 시뮬레이션하는 것은 불가능합니다.

저기. wav 파일이나 Testbench를 생성하려면 최소한 사인파 생성 합리적인 노력과 소음이 방법이 있나요?
다른 아이디어를 어떻게 오디오 데이터와 디자인을 확인할 수 있습니까?

사전에 여러분의 도움에 감사합니다!

홀가

 

[nand_gates]

여기를 통해 UR에는 FIR 필터를 테스트하는 방법입니다 ...
1.준비 VHDL 또는 Verilog에는 FIR 필터를위한 코드를 잡아.
2.데이터에 대한 (사인파 노이즈) C 또는 다른 스크립트 파일을 사용하여 파일을 생성합니다.
C에서이 할 수있는 간단하게 다음과 같이 ..
은 (i = 0; 난 "MAX_DATA_POINTS; 난 )에 대한 (
데이터 = 사인은 (i) 랜드 ();
fprintf ( "% .32 x \ n", 데이터) data_file;
)

당신이 사인을 생성할 수있습니다 Verilog에서 소음이 직접적으로 또한, Testbench
당신은 사인을 통해 UR Verilog 함수를 작성해야 ...
데이터 = 사인은 (i) $ 무작위;
3.통해 UR Verilog 있음 / VHDL 테스트 벤치 및 파일 데이터 원본의 데이터 값을 읽을 수
에는 FIR 필터는 각 입력 클럭에 신청하세요!희망이 도움이 ..

 

[steshenko]

보통 우리는 필터를 모델링 SystemView 사용할 수있습니다.우리가 테스트 벡터를 생성하고 Aldec 모델은 소프트웨어에 연결 후

 

[Guest]

[No message]

 

[Guest]

귀하의 requirment에 대한 www.opencore.com보십시오.

 

[hwb]

안녕하세요!

그런 오랜 시간 동안 응답이되지 않는 미안하지만, 난 좀 다른 프로젝트와 함께 바쁜했습니다.

오늘 나는 그 기회를 직접적으로 VHDL에서 사인 자극 쓰기 nand_gates '팁을 시도했고 그냥 잘 작동합니다.
내가 가진 유일한 문제는 내가 ModelSim 초보자 용과 내 디자인이 너무 시뮬레이션을 사용하지 않고 큰 사람이에요되는 속도가 더 느려졌

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="우는 또는 아주 슬픈" border="0" />

.그래서 핀이 몇 가지 내부 신호를 라우팅 및 로직 분석기와 함께 디버깅하는 일을 훨씬 더 생산성을 시뮬레이션 도구를 사용하여보다.

내가 Matlab에서 작동하는 데 사용 해요 / 나는 또한 자일링스 시스템 제너레이터의 평가 버전을 다운로드했는데이 방법은 시뮬 링크를 시도하십시오.

@ 축구 : OpenCores.com 나는 이미 알아요,하지만 난 내 프로젝트에 어떤 문제가 나에게 도움을 찾을 수없습니다.

홀가