케이던스는 Synopsys & 자습서

[s_vlsi]

안녕,
abt 파일을 할 사람이 말해 줄 수있다.그것을 어떻게 만들어?

 

[s_vlsi]

안녕,
날 컴파일러 직류과 RTL에있는 정보를 전달 cananyone

감사합니다12 분 후 올린날짜 :

안녕,
날 컴파일러 직류과 RTL에있는 정보를 전달 cananyone

감사합니다

 

[Guest]

배울 수있는 최고의 언어 Verilog입니다

 

[sevid]

말한 s0shinde 매우, 나도, 몇 가지 도구를 사용 어서 좋다.

 

[sekartut]

난 육펜스 입문서.
네가 필요해
내 회신 응답.

Sekartut

 

[Ramesh]

안녕,
그냥 매직와 B의 ASIC에 잘 있는지 확인하여 그것의 건강에 어떤 일을하고있는 직업을 설계할 - 스파이스

ASIC 설계의 고려 사항으로 모든 EDIF Netlist 쳐내 pertyicular 설계를위한
다음과 같습니다올린날짜 삼십팔초 후 :안녕,
그냥 매직와 B의 ASIC에 잘 있는지 확인하여 그것의 건강에 어떤 일을하고있는 직업을 설계할 - 스파이스

ASIC 설계의 고려 사항으로 모든 EDIF Netlist 쳐내 pertyicular 설계를위한
다음과 같습니다

 

[eivala]

볼 http://www.ece.uic.edu/consulting/using/synopsys.html

http://www.polybus.com/hdlmaker/users_guide/

 

[liu_uestc]

좋다!

 

[xiexie57]

모두 당신이 필요 연습 users_guide.

 

[Guest]

유 이유 (3)하시기 바랍니다 설치 위반 고칠 수 설명할 수 있을까?

s0shinde 썼습니다 :

안녕하세요,

좀 물어보고 싶은 질문이있습니다.

거기에 ASIC 설계에 두 flipflops하고 가정해 거기에 그들 사이 일부 조합 논리입니다.
이제 두 번째 flipflop에 설치 시간을 위반이다.
우리가 어떻게이 설치 시간을 위반 올바른 수 있습니까?
내가 알고있는 몇 가지 기법, 누구 좀 더 제안할 수있습니다.
누구도 그걸 안다면, 어떻게해야 Synopsys의 DC 또는 Primetime, 어떤 명령.
만약 내가 잘못했다는 또 정정 해줘(1) 조합 논리를 수정을위한 한 방법입니다.
그러나 그것을 줄일 수 없다는 거겠죠.

(2) 대형의 조합을 사용하여 로직 게이트 크기.

(3) 2 transperant와의 첫 flipflop 바꾸기를 마스터에 연결 래치 - 슬레이브 모드를 사용합니다.

(4)에서 두 가지로 나눈다 조합 경로와 그들 사이의 flipflop 장소.이 올바른지 확인합니다.
모든 sugestions.

 

[Guest]

누가 알아??? 자바 스크립트 : 이모티콘 ( '

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="질문" border="0" />

')
질문
리틀 쓴 :

유 이유 (3)하시기 바랍니다 설치 위반 고칠 수 설명할 수 있을까?s0shinde 썼습니다 :

안녕하세요,

좀 물어보고 싶은 질문이있습니다.

거기에 ASIC 설계에 두 flipflops하고 가정해 거기에 그들 사이 일부 조합 논리입니다.
이제 두 번째 flipflop에 설치 시간을 위반이다.
우리가 어떻게이 설치 시간을 위반 올바른 수 있습니까?
내가 알고있는 몇 가지 기법, 누구 좀 더 제안할 수있습니다.
어떻게해야 할지를 아는 사람이있다면 그 Synopsys의 DC 또는 Primetime, 어떤 명령.
만약 내가 잘못했다는 또 정정 해줘(1) 조합 논리를 수정을위한 한 방법입니다.
그러나 그것을 줄일 수 없다는 거겠죠.

(2) 대형의 조합을 사용하여 로직 게이트 크기.

(3) 2 transperant와의 첫 flipflop 바꾸기를 마스터에 연결 래치 - 슬레이브 모드를 사용합니다.

(4)에서 두 가지로 나눈다 조합 경로와 그들 사이의 flipflop 장소.이 올바른지 확인합니다.
모든 sugestions.