케이던스는 Synopsys & 자습서

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politicante

Guest
안녕하세요, 저는 처음에있어 그물 경우에는 교사에 대한 자습서에서는 VHDL 코드와 엔드 칩 레이아웃 Synopsys의 DC에
IC를 사용하여 ModelSim과 케이던스와 함께 시작하는 것입니다 알고 싶다 타입의 ASIC design.I.

고마워요
Politicante

PSI는 (아주 잘) 단일 도구를 사용하는 방법에, 나는
그들이 함께 일할 수 있도록 열심히 찾았는지

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="슬픈" border="0" />
 
www.deepchip.com에 가서 당신은 다운로드 섹션에서 DC는 Synopsys의에 대한 입문서를 찾을 수있습니다.
이 제품에 대한 구글에서 검색을 종지 튜토리얼
입문서 당신을 원해요.케이던스 LDV 경우, 워드 프로세서를 사용하는 경우 디렉토리 (자습서) Verilog처럼 각 제품
- XL에, SignalScanUI,
SimVision, 비슷합니다 SimControl에 대한 PDF 파일을 많이 포함하고있습니다.

 
구체적으로 어떤 종류의 조언이 필요합니까?

 
안녕,
(1) 우선 (Verilog 또는 VHDL)은 RTL을 사용하여 시스템을 설계해야합니다.당신의 ModelSim 이러한 파일을 취할 수 있으며 시뮬레이트.첫 번째 열 ModelSim에
대한 귀하의 디자인 파일을 저장할 디렉토리를 "작업"및 해당 프로젝트를 만듭니다.그러면 자극을 써야 즉 stim.do과 ModelSim 명령 프롬프트에서 실행 파일입니다.이 자극이 같은 파일 :
파도 목록 *
추가/ $ design_name / 시계 0 0, 0 10, 1 20, 0 30 - r200
/ $ design_name / 한 0 0, 1, 5, 0 30
-200
실행
그래서 모든 입력과 출력을 모니터하고 싶어요.또한 테스트 벤치와 함께 여러분의 디자인을 테스트합니다.

(2) 모든 것들이 잘 경우, Synopsys의 DC로 파일은 RTL과 ASIC 기술과 그것을 컴파일 LSI 로직 또는 가와사키 LSI는
등 같은 ASIC의 파운드리 회사가 제공하는 파일을 작동
또한 검사는 Synopsys DFT DFT Lint 수표와 컴파일러를 사용하여 수행하는 수도있습니다.스크립트 명령의 DC
직류 www.deepchip.com에서 (다운로드) 튜토리얼에서 확인할 수있습니다.

양식 (3) 당 정적 타이밍 분석 Primetime Synopsys는 사용하실 수있습니다.
(4) BIST 세포에 대한 LBIST 사용하고 체인을 삽입 스캔.그럼 당신은 층별 계획에 대한 관리자 또는 Avant 목성 Floorplan 사용할 수있습니다.장소와 경로를 들어, 합성 ClockTree가 Avant 아스트로입니다.Synopsys의 스타 - RC_XT 기생을 사용하여 매개 변수를 추출했다.Synopsys는 Milkyway 또한 데이터베이스에 대한 데이터를 준비하는 데 필요한 것입니다.

(5) 타이밍 클로저 일단 얻으면,
너는 어떤 레이아웃과 실제 ASIC 설계를위한 주조에 의해 사용됩니다 GDSII 파일을 생성하기 위해 디자인을해야한다.

 
제가 오랫동안의 FPGA에 대한 VHDL 코드를 작성하는 방법을 공부를 laern
거기에 좋은 웹사이트입니다!

 
코드입력중 VHDL에서 FPGA의 매우 간단합니다.난 당신의 ASIC 디자인 플로우의 모든 단계를 할 필요가 없다는 거지.그러나 만약 당신이 시작하는, Verilog VHDL 배우고 학습으로 매우 많이 들어 C.으로 VHDL 코딩의 FPGA에 비슷합니다 훨씬 쉽습니다, 거기 VHDL 뇌관, VHDL 합성 뇌관과 같은 도서가없습니다.최초의 FPGA를 사용하는 어떤 도구를 사용하여 시뮬레이션 및 FPGA를 쓰는 말.시뮬레이션 들어, ModelSim, 케이던스 노스캐롤라 같은 툴을 - VHDL, Synopsys의 직류있다.FPGA를 서면으로 들어, FPGA를 익스프레스, 레오나르도 스펙트럼, 자일링스는 ISE 5.1, ltera
@ Maxplus
같은 도구 - Ⅱ, @ ltera 보여요 (에서) rtus있다.Symplicity
등 Synpilfy

 
그리고 난 우리의 FPGA에 시도하는 기회를 많이 갖고 있다고 생각하지만 우리는 ASIC을 할 경우, 우리의 유일한 기회는 밖으로 테이프에있다.

 
AlexWan 썼습니다 :

그리고 난 우리의 FPGA에 시도하는 기회를 많이 갖고 있다고 생각하지만 우리는 ASIC을 할 경우, 우리의 유일한 기회는 밖으로 테이프에있다.
 
하지만 ASIC을 디자인하는 훨씬 더 빨라집니다.우리는 다양한 검사를 수행할 수 있으며, 최종 설계에 필요한 타이밍 제약 조건과 일치합니다.

 
언어 그냥하는 방법이고, 열쇠는 시스템 아키텍처와 같은 회로 자체의 알고리즘이다.설명 언어를 낮은 수준에서 높은 수준으로,하지만 변화 회로 변경되지 않습니다.

 
안녕하세요,
좀 물어보고 싶은 질문이있습니다.
거기에 ASIC 설계에 두 flipflops하고 가정해 거기에 그들 사이 일부 조합 논리입니다.이제 두 번째 flipflop에 설치 시간을 위반이다.우리가 어떻게이 설치 시간을 위반 올바른 수 있습니까?내가 알고있는 몇 가지 기법, 누구 좀 더 제안할 수있습니다.어떻게해야 할지를 아는 사람이있다면 그 Synopsys의 DC 또는 Primetime, 어떤 명령.만약 내가 잘못했다는 또 정정 해줘

(1) 조합 논리를 수정을위한 한 방법입니다.그러나 그것을 줄일 수 없다는 거겠죠.
(2) 대형의 조합을 사용하여 로직 게이트 크기.
(3)
2 transperant와의 첫 flipflop 바꾸기를 마스터에 연결 래치 - 슬레이브 모드를 사용합니다.
(4)에서 두 가지로 나눈다 조합 경로와 그들 사이의 flipflop 장소.

이 올바른지 확인합니다.모든 sugestions.

 
난 당신 OpenBook에 대한 케이던스는 Synopsys 및 판매를 읽을 수 있다고 생각합니다.

 
누구의 SOC가 발생할 수있는 몇 가지 요령을 소개시켜 줄까?

 
내가 생각은
HDL - Chipdesign 폴리스에 대한 좋은 책이있다

 
haoboy 썼습니다 :

내가 생각은 HDL - Chipdesign 폴리스에 대한 좋은 책이있다
 
음 그럼 ..알고 더 abt EDA 툴로 배우는 ..** p 하이라이트
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예제로 VHDL 프로그래밍 좋은 책은 ..더글러스 패 페리 저자, 맥 Graw 힐 출간 ..

이 훌륭한 책은 ..i는 서적 형식의 사본을 ...UA는 분명히 많은 도움이 될 수도있다.

와, 안부

 
이
두 시스템의 경우에는 어떤 도구가 설치되어있습니다, 당신이 그들의 디렉토리 아래와 문서를 많이 찾을 수있는 각각의 도구를, 일반에
대한, 거기에 대한 몇 가지 튜토리얼 "빠른 시작됩니다".또한, 일부 도서에 ASCI 디자인 흐름에 참조할 수있습니다.

 
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