EDABoard.com에 오신 것을 환영합니다! 국제 전자 토론 포럼 : EDA 소프트웨어, 회로, 회로도, 서적, 이론, 논문, asic, pld, 8051, DSP, 네트워크, RF, 아날로그 디자인, PCB, 서비스 매뉴얼

Register Log in

자일링스, ISE에 대한 Webpack

K

kamejoko80

Guest
내가 Webpack ISE 6.2 도구를 사용하고있습니다.
시뮬레이션 부분 (공동 작업 ModelSim과), 도구를 VHDL 코드를 테스트 벤치에 파도가 양식을 변경할 수있습니다.이 코드는 Verilog 테스트 벤치를 생성할 수 있습니까?

 
N

news

Guest
Porzućcie Dropbox, Facebooka i Google - radzi Edward Snowden. Badanie przeprowadzone przez F-Secure pokazuje, że 53% badanych wyraziło wolę zmiany usług na zapewniające większą ochronę prywatności.

Read more...
 
K

Karthikeya

Guest
안녕
자일링스는 이세 webpack Verilog를 파형으로 변환할 수있습니다 .... 변환기를 Verilog하지만 일반적으로 권장되지 VHDL 사용할 수있는 설명서를 참조하거나 U 확인하시기 바랍니다.
aldec Verilog HDL을 또한 전환하려면 파형을 제공하고 ... 그래서 너무 U 시도할 수있습니다.

안부

 
Toggle Sidebar

Welcome to EDABoard.com

Sponsor

Top