와 VHDL 도움말>

[sandy.vb]

안녕하세요

내가 VHDL에 새로운 있어요.나 VHDL에 일이 같은 필요에 대한 구현 가서 방법의 목적을 위해 다른 사람에게 나를 Verilog에 ~ 표현)에 다음과 같은 val_sig3 (.
(val_sig3 주어진이 op1을 cnt_in1, cnt_in2) 해당 배열의 크기.

표현이 있습니다 :

1'b1 지정 op1 = cnt_in1 를 cnt_in2 ~ () val_sig3

감사합니다.

 

[Guest]

[No message]

 

[amraldo]

이 "~"연산자를 1의 보완이다 현명 비트.
"아니오"VHDL "에 ~ 상응가"이다.
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AMR의 알리