어떻게

[vvsvv]

마찬가지로
나는 무엇을 아는 단 하나의 CLK 한 프로세스에서 사용있습니다
하지만, 저는이 과정에서 2 clks 그것을 어떻게 사용해야 할 !??????

음 ....
-------------------------------------------------- --------------
cnt_pel_P : 프로세스 (CLK2, 초기화)
시작
만약 (vref'event 및 = '1 '과 rts0 = '1')
vref 또는 (재설정 = '1 ') 다음
cnt_pel <= 0;
elsif CLK2 = '1 '을 누른 다음 CLK2'event
만약 (cnt_pel> = MAX_PEL) 다음
<= 0 cnt_pel;
그 밖의
cnt_pel <= cnt_pel 1;
끝;

끝;
엔드 프로세스 cnt_pel_p;
----------------------------------------------
여러분의 조언을 주셔서 감사합니다 !!!!!!!!!!

 

[vvsvv]

죄송합니다!내가 뭔가를 말해야하는 것을 잊지 :

VREF 또 "CLK"입니다
주파수가 낮은 것보다 훨씬 더 clk2!!

Fvref = 1 / (720 * 576) * Fclk2

 

[alba800]

당신, 그리고 그들이 서로를 하나의 동기화 위해 몇 가지 메커니즘을 설정해야 두 프로세스, 각 클럭 가치, 만들어야 할 것입니다

 

[gnomix]

vvsvv 썼습니다 :

마찬가지로 나는 무엇을 아는 단 하나의 CLK 한 프로세스에서 사용있습니다

하지만, 저는이 과정에서 2 clks 그것을 어떻게 사용해야 할 !??????음 ....

-------------------------------------------------- --------------

cnt_pel_P : 프로세스 (CLK2, 초기화)

시작

만약 (vref'event 및 = '1 '과 rts0 = '1') vref 또는 (재설정 = '1 ') 다음

cnt_pel <= 0;

elsif CLK2 = '1 '을 누른 다음 CLK2'event

만약 (cnt_pel> = MAX_PEL) 다음 <= 0 cnt_pel;

그 밖의

cnt_pel <= cnt_pel 1;

끝;끝;

엔드 프로세스 cnt_pel_p;

----------------------------------------------

여러분의 조언을 주셔서 감사합니다 !!!!!!!!!!

 

[vvsvv]

덕분에 처음으로!
하지만,이 코드는 조건으로 생산 않습니다
"만약 (vref'event 및 = '1 '과 rts0 = '1')
vref 또는 (재설정 = '1 ')"??

그리고 무엇보다,
만약 내가 기간 지연 3 clk2 '을 바라는 건 아니 겠지?나도 너처럼 상태 "지연"을 충족되는대로 한 CLK 기간 pluse prodece하고 싶어?그럼 어떻게 할까?
다시 한 번 감사!

 

[gnomix]

>하지만,이 코드는 조건으로 생산 않습니다
> "만약 (vref'event 및 = '1 '과 rts0 = '1')
vref 또는 (재설정 = '1 ')"??

그 차이가 내 소식통은 "(vref'event과 vref = '1 '과 rts0 = '1'에서)"을 재설정
CLK2 함께 syncronous입니다.
첨부된 물결을 참조하십시오.

> 만약 내가 3 clk2 '기간 지연 싶지 않아?나도 너처럼 상태 "지연"을 충족되는대로 한 CLK 기간 pluse prodece하고 싶어?그럼 어떻게 할까?
> 덕분에 다시!

당신이 지연을 줄일 수있다 ()하지만 다음 코드 SES metastability 문제에 주목하라.도서관은 IEEE;
사용 ieee.std_logic_1164.all;
Prova 법인인가
포르
(
CLK2, 리셋 vref, rts0 : STD_LOGIC 인디애나;
cnt_pel :
15에 버퍼 정수 범위는 0
);
최종 prova;
건축가 SYN prova인가요
신호 vref_sh : std_logic;
상수 MAX_PEL
갖는 : integer : = 14;
시작
프로세스 (CLK2, 초기화)
시작
만약 재설정 = '1 '을
선택한 다음
vref_sh <= '0 ';
elsif clk2'event과 clk2 = '1 '을
선택한 다음
vref_sh <= vref;
끝;
엔드 프로세스;

cnt_pel_P : 프로세스 (CLK2, 초기화)
시작
만약 (재설정 = '1 ') 다음
cnt_pel <= 0;
elsif CLK2 = '1 '을 누른 다음 CLK2'event
만약 (cnt_pel> = MAX_PEL) 또는 (vref_sh = '0 '과 vref = '1'과 rts0 = '1 ') 다음
cnt_pel <= 0;
그 밖의
cnt_pel <= cnt_pel 1;
끝;
끝;
엔드 프로세스 cnt_pel_p;
엔드가 SYN;

 

[Guest]

미안하지만, 당신이 첨부 파일을보기 위해서는 로그인이 필요

 

[Guest]

이후 HDL을, 하드웨어 설명 언어를 의미
그래서 생각을 가지고있는 플립 2 - 최저점 세포가 존재한다면
CLK 운전?만약 아니라면, 당신이 과정에서 두 가지 방법이 필요 CLK 왔나?
정말 그럴까?