시계 VHDL에서 번식

A

alexz

Guest
어떻게 (만약에 모두) 나 VHDL에서 클럭 번식해도 될까요?
, 세계 시계는 25MHz의 입력이고 내가 80MHz 내부 주위 받아야 다른 외부 버스와 동기화 말해봐.

 
<a href="http://www.komputerswiat.pl/nowosci/bezpieczenstwo/2010/34/facebook--wielki-skandal-czy-zwykly-spam.aspx"> <img align="left" src="http://www.komputerswiat.pl/media/2010/240/1362472/spam-zaj.jpg" /></a> Spamerzy chętnie wykorzystują portale społecznościowe do rozsyłania spamu. Wystarczy sensacyjny tytuł, żeby złośliwe oprogramowanie zdobyło tysiące fanów<img width='1' height='1' src='http://rss.feedsportal.com/c/32559/f/491281/s/d328891/mf.gif' border='0'/><br/><br/><a href="http://da.feedsportal.com/r/78868976761/u/0/f/491281/c/32559/s/221415569/a2.htm"><img src="http://da.feedsportal.com/r/78868976761/u/0/f/491281/c/32559/s/221415569/a2.img" border="0"/></a>

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타겟의 FPGA 무엇입니까?대답은 당신이 당신이 필요로 곱셈을 할 수있는 PLL을하거나있어 DCM을 사용할 수있을 따라.

 
benradu 썼습니다 :

타겟의 FPGA 무엇입니까?
대답은 당신이 당신이 필요로 곱셈을 할 수있는 PLL을하거나있어 DCM을 사용할 수있을 따라.
 
내가 어딘가 2 빨리감기와 게이트 또는 너무을 사용하여 곱셈을 수행하는 회로를 본 적이있다.
당신은 짧은 펄스하여 입력 신호의 모든 가장자리.도움이 될라나요?

 
benradu 썼습니다 :

내가 어딘가 2 빨리감기와 게이트 또는 너무을 사용하여 곱셈을 수행하는 회로를 본 적이있다.

당신은 짧은 펄스하여 입력 신호의 모든 가장자리.
도움이 될라나요?
 
왜 dont't PLL을 가진 발진기 또는 FPGA를 사용하는가???뭐가 그렇게 인해 MAX II의 특징은 무엇입니까?

 
이봐 이봐!!

마 MAX II CPLD는 DLL을하거나 DCMs (자일링스의)는 분할하는 데 사용할 수있는 구조 / 시계 번식 좋아해?

, 난 아무것도 할 수있는 FPGA에서 생각하지 않으면 안 / 25MHz 클럭에서 80MHz 클럭을 생성하는 CPLD.

안부.

 
Iouri 쓴 :

왜 dont't PLL을 가진 발진기 또는 FPGA를 사용하는가???
뭐가 그렇게 인해 MAX II의 특징은 무엇입니까?
 
HDL은 디지털 전용으로 설계를 할 수있는 것은 HDL을, CLK를 사용하여 곱셈을 할 수 없다면 ...

그러나, 만약 유 FPGA를, 그럼
CLK 곱셈 할하는 데 사용할 수있는 PLL은 기능 tht 수도있다 ...

@ ltera FPGA를 ...유 필요 (에서) 코어 (IP)을 사용하도록 멕 PLL을 사용하여 ...

CLK 곱셈 아날로그 물건으로 간주됩니다 ...

하지만 ...HDL을 CLK 구분선을 만들 수있습니다 ...안부
특검팀

 
오른쪽.당신은
HDL 곱셈 할 클럭을 사용할 수없습니다 (설명 언어되고).하지만 당신은 HDL을 할 수있는 회로를 설명하는 데 사용할 수있습니다.내가 말했듯이, 2하여 곱셈, 결과 신호 펄스를 더 닮았지만 두 번 입력 주파수가 할 수있다.
이 링크를 참조 :
http://www.xilinx.com/xlnx/xweb/xil_tx_display.jsp?sTechX_ID=pa_six_easy&iLanguageID=1&iCountryID=1
트릭 # 4
자일링스 웹 사이트를 검색하거나 "비 - 동기 회로 간계"

 
아주 가격이 서로 interms 가까이 Alexz, FPGA와 CPLD에, 당신은 아마 사이클론 같은 가격에 얻을 수있는 장치, 그래 당신의 FPGA를 부팅하려고하지만, 별도의 소프트웨어가 필요합니다 긍정적인 측면에 더 많은 flixability 조작한다
만약 당신이 분야에 대한 업그레이 드를 할 필요가 시계도 염두에두고, 그것을 대신 CPLD FPGA를 업데이 트하는 것이 훨씬 쉬운 유지안부,

 
Iouri 쓴 :

아주 가격이 서로 interms 가까이 Alexz, FPGA와 CPLD에, 당신은 아마 사이클론 같은 가격에 얻을 수있는 장치, 그래 당신의 FPGA를 부팅하려고하지만, 별도의 소프트웨어가 필요합니다 긍정적인 측면에 더 많은 flixability 조작한다 만약 당신이 분야에 대한 업그레이 드를 할 필요가 시계도 염두에두고, 그것을 대신 CPLD FPGA를 업데이 트하는 것이 훨씬 쉬운 유지안부,
 
그들에게 필요한 부팅 올바른.*. rbf 파일을 생성할 수 및 SPI를 통해 마이크로 컨트롤러의 부하 (나는 당신의 디자인에 마이크로가) 가정 오전

하지만 가끔은 사람들이 마이크로
CPLD the CPLD에 대한 재설정 구성 단어를 저장하는 데,이 사건을 병렬로 사용하여 간단하게 사용 래치 / OE를 구성하는 CPU로, 그리고 최대의 FPGA보다 부팅

안부,

 
당신은 격자 MachXO 부분을 사용할 수있습니다.

이 같은 소규모의 FPGA이다 MachXO @ ltera MaxII, 오직 더 큰 크기의이 XO 2 (1200, 2280년 LUT)의 PLL을 1 개 또는 2가 (각각).XO는도 (및 분산 메모리가의 블록) @ ltera 여러분은하지 않습니다.가격은 동일합니다.

비 - 휘발성
온칩 SRAM을 ~ 1ms로 단일 칩 솔루션 (플래시, 부츠)

여기에 그들의 웹사이트에 대한 링크의[/ URL을 $ B7 $ F8을 $ http://www.latticesemi.com/products/cpldspld/machxo/index.cfm?source=topnav&jsessionid=ba306d3c28300x]

 
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