설계"의

C

chanchg

Guest
안녕하세요 여러분,

도전하는 방법 및 50ps 지터를 100MHz 클럭 출력과 PLL을 설계하는 것입니다?
0.18u 프로세스 중 하나 또는 0.35u 수있습니다.

안부,

 
당신이 무슨 뜻이야 50ps 피크 - 투 - 피크 지터 또는 50ps RMS의 지터?

 
sutapanaki 썼습니다 :

당신이 무슨 뜻이야 50ps 피크 - 투 - 피크 지터 또는 50ps RMS의 지터?
 
내가 50ps P2P가 약간 공격적으로 생각합니다.는 IEEE 간행물에 봐 그 이전에 이루어졌다.뭘 기대하는 공급 노이즈가 당신을합니까?

 
누군가가 지터를 계산하는 방법을 말할 수있다. cadence.now 난 내가 시뮬레이션 PLL을 가지고 다양한 지터 통계 (장기 지터 등)를 계산해야합니다. 또한 이미 VCO를 제어에 의한 전압 리플을 제거하는 방법입니다 위쪽 및 아래쪽 신호 (위쪽 및 아래쪽 높은 짧은 시간에도 PLL을 고정되어있는 것), 그리고 그것이 좋은 직장이나 계속 그들의 PLL의 위쪽 및 아래쪽했습니다에 (razavi의 챕터를 허용해야 높은 것에 대한 신호를 짧은 시간) PLL을 잠글 때에 죽은 밴드를 줄일 수있습니다.

안부
amarnath

 
www.designers를 참조하시기 바랍니다 - guide.com

그것을위한 PLL은 지터 및 pnoise 계산을위한 완벽한 솔루션

 
내가 대신 생각에서 행동 model.in 유령에가는 시간 PLL을 과도 시뮬레이션 시간을 다음 U의 끝 부분 등 장기 jtter 계산 정보를 사용할 수있는 잠금 장치를 인수했다고위한 음모를 눈으로 U - daigram, .

안부
amarnath

 
경우의 CMOS 오실레이터 VCO를 반지로 구현, 난 50ps P2P를 너무 어렵게 생각합니다.
만약 VCO를 LC 오실레이터, 아마도 클럭의 위상 잡음을 감소시킬 수있다 구현됩니다.그게 내 생각.희망 도움이됩니다.

 
안녕 amarnath,

어떻게 눈을 다이어그램 음모에 의해 P2P가 또는 rms의 지터를 계산에 관심이 있냐구?우리가 그것에 대해 자세한 내용을 줄 수없습니다.
또한 PLL이 디자인 작업이되지만, 지터를 계산하는 방법을 궁금해.

미리 감사드립니다

 
안녕하세요 nibo_mmx

http://www.edaboard.com/viewtopic.php?t=102731&highlight=pll eye diagram

이 링크를 참조하십시오 거기 정보 게시했다.

안부
amarnath

 
당신은 전원 공급 장치의 소음을 줄일 수 있어야합니다

 
난 더이상 당신이 시뮬레이션을 사용하여 지터를 계산할 수있을 것 같아요.당신은 (VCO는 소음 및 공급 노이즈)의 주요 잡음 소스를 도입하여 (Hajimiri 또는 Razavi) 모델을 사용하여 예측할 수있습니다.그리고 그것은 c - 2 - c로 지터의 CMOS 오실레이터를 사용하여 반지를 50ps 쉽지 않다.

 
예를 certaion extent.if 폴리스 사실 그 때문에 VCO는 지터의 특성을 필요로하는 사람으로 U 논문에서 이러한 방정식을 사용하는 PLL이의 리얼 타임 성능을 추정합니다.

안부
amarnath

 
당신 pp 50 ps의 뜻 이겠지
당신이 레귤레이터를 사용해야합니다

 
나는 반지를 oscillor 장소를 이미 (의 CMOS)와 PLL을 diesign있다.내가 VCO를 공급 소음을 줄이기 위해 규제 놓고 싶어.무슨 조정기 구성을 사용해야합니까?내가 레귤레이트 된 전압에서 전압 드롭만큼 그렇게 내 VCO는 제대로 작동하지 못할.이후 질수 보상에 대한 외부 카프를 사용하여 문이 안 열려 LDO를 사용하여 사용할 수있습니다.부탁하는 것이 좋습니다.
u이에 대한 몇 가지 읽어 권해 주시겠습니까?추가 49 분 후 :상기에 추가하고, VCO는 전원 공급 장치의 800MHz와에서 실행은 3.3V입니다

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top