설계"와

[Guest]

않는 사람이 간단한 SPI 인터페이스를 VHDL로 작성했습니다.
뭐 그런 때 FPGA를 슬레이브 및 수신 - 마스터 데이터를 전송.마스터 PIC 마이크로 컨트롤러이다.무엇에 대한 시계 frecvencies????
그림 시계 (및 SPI는 시계가) 많이 그쪽으로 FPGA의 시계보다 느리게합니다.
하지만 난이 fpga에 좋은 버전의 노예라고 생각합니다.만약 올바르지 않은 내게 알려주시기 바랍니다.

 

[Guest]

도와주세요, 제발

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="우는 또는 아주 슬픈" border="0" />

올린날짜 4 시간 3 분 후 :내가 왜 FPGA를 마스터 클럭 ??????와 SPI는 시계 syncronize해야
제 생각에서는 SPI를 마스터 클럭에 의해 modul 운전 '유일하게 작동합니까??

모든 의견 답변 감사합니다 감사합니다

 

[ep20k]

아마이 당신을 도울 것입니다
http://www.altera.com/literature/ds/ds_nios_spi.pdf

ep20k

 

[fvm]

안녕하세요,

내가 당신을 원칙으로 SPI를 슬레이브 예를 들어 줄 수있습니다.shiftregister SPI는 시계에서 운영하고있습니다.일반적으로 필요한 것이 아니라 FPGA를 위해 관계 SPI는 클럭 속도 / CPLD의 클럭의 넓은 범위를 제공합니다.단점으로서, 데이터의 동기화 가능한 이벤트가 필요합니다.

안부,
프랭크
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