(디지털)"설치

[Guest]

안녕
이 명확히하시기 바랍니다 :

만약 두 회로를 하나의 설치 시간을 위반 및 기타가 내 선택을해야 잡고 시간을 위반와의 사이에서 선택할 수 있나요?

어떤 설정을 고정하고 고정 시간을 위반 RTL 코드의 방법입니까?
미리 감사드립니다

 

[Guest]

[No message]

 

[jjww110]

설치 이상 한 사이클, 당신은 수있는 지연을 의미
FFS 사이에 두 개의 조합 논리를 줄이고, 잠시 위반 합성 도구를 수정하도록 할 수있습니다

 

[xuanzhu]

만약 내가 선택을해야하기 때문에 후자는 너무 쉽게 combinational 몇 가지 로직을 추가함으로써 해결될 수있습니다, 난 후자를 할 것입니다

 

[Guest]

당신을 잡고 시간을 위반 회로를 선택해야합니다 같아요.

잠깐만 시간을 위반했기 때문입니다 위해, 당신은 그것을 해결하기 위해 지연을 추가할 수있습니다

하지만 setuo 시간 동안, 당신만을 개선을 위해 회로를 재설계 수있습니다

속도.

안부 인사비벡 썼습니다 :

안녕

이 명확히하시기 바랍니다 :만약 두 회로를 하나의 설치 시간을 위반 및 기타가 내 선택을해야 잡고 시간을 위반와의 사이에서 선택할 수 있나요?어떤 설정을 고정하고 고정 시간을 위반 RTL 코드의 방법입니까?

미리 감사드립니다

 

[ȸ]

설치 위반 시스템의 낮은 클럭 가능한 경우를 실행하여 해결할 수있습니다 ...잠깐만 시간을 위반 사이의 버퍼를 추가로 줄일 수있습니다 FF로의 데이터 경로에.

 

[no_mad]

회로 보류 시간 위반은 U 레이아웃시 (한국 P & R)의 또는 DC에서 그것을 해결할 수있습니다.추가 지연 (버퍼)

하면 불러 재설계하거나 회로를 최적화하는 사치를 누릴 ... 그럼 먼저 설치 위반 회로를 친구와 함께 가자.마지막으로, 그것이다 통해 UR 전화.난 단지 내 의견을 제시.

희망은 그것을하는 데 도움이

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[nittinsharma80]

회로 설정을 위반하지 않는 한 작동 주파수를 감소 실패할 수밖에 없다.

보류 위반 고정 및 나던 효과 ckt 속도가 훨씬 그렇게 설계 타자로 쉽게 해결 될 수있다 최대 따기 쉽습니다.

 

[dBUGGER]

비벡 안녕하세요,
그 둘 사이에 선택의 여지가 전혀 문제이다.Bith 수정하실 수있습니다.설치 위반 낮은 주파수에서 또는 귀하의 설계를 실행하는 네, 그래서 그것이 원래보다 더 나은 성능을 제공합니다 귀하의 논리를 디자인하여 수정하실 수있습니다.
잠깐 만요 위반 주파수에 의존하지 않습니다.작동합니다.그건 한국 P & R 또는 데이터 경로에서 그렇게 데이터를 수신 버퍼를 추가하여 추적의 lenghtning에 의해 제거될 수있는 약간의 활성 클럭 에지에 관하여 늦었어.

 

[Guest]

안녕하세요,이 토론 이전에 완료되어이 같은 결론 :
http://www.edaboard.com/viewtopic.php?t=80004&highlight=hold violation

로서, 설정 침해 후에도 디자인 구현 / prototyped, 감소 클럭 주파수에서 실행하여 해결할 수있습니다; 잠깐 시간 위반 중요한 경로 (데이터) 및 정도 추가 구현 후 정류 수없습니다 버퍼가 필요합니다.그럼, 잠깐 시간 위반이 명백한 선택이다.어떤 선생님은 어떠세요?

 

[feel_on_on]

보류 위반 후자를 선택하십시오!보류 위반에 다시 고정됩니다 엔드!

 

[rakeshnunna]

제가 설정을 선택 생각 위반 최대 better.bcoz 이전 설정으로 인터뷰를 잡아 우리는 문제를 해결할 수없습니다 operting frequence.if 줄임으로써 해결될 수있습니다, 우리가 진행할 수없습니다 추가