(디지털)"무엇

[Guest]

안녕하세요.내가 backannotate 자위대와 게이트 시뮬레이션을 실행하려면, VCS는 사용하고 메시지가 필요한 neg_tchk있어.그때 추가 neg_tchk 내 Testbench 스크립트이지만, "자위대 경고 : 마이너스 한도를 0으로 대체"있어요.
난 모듈 Verilog YCDF5 확인, 그리고 $ 거기에 건설 setuphold있다.

Shouldn't, 그것을 부정적인 설정을 할 수있는가?********
자위대의 인스턴스에서 오류가 발생했습니다 tb_top.dut.y_reg_0_ 모듈 YCDF5 수 :
. / alumimos_se.sdf : 453, 자위대의 오류 : 음성 설정해야 neg_tchk, 0으로 대체
********

자위대의 인스턴스에서 경고 tb_top.dut.y_reg_0_ 모듈 YCDF5 수 :
. / alu_se.sdf : 453, 자위대 경고 : 마이너스 한도를 0으로 대체, Verilog 소스에서 $ setuphold 사용할 수있습니다.
자위대의 인스턴스에서 경고 tb_top.dut.y_reg_0_ 모듈 YCDF5 수 :
. / alu_se.sdf : 456, 자위대 경고 : 마이너스 한도를 0으로 대체, Verilog 소스에서 $ setuphold 사용할 수있습니다.
자위대의 인스턴스에서 경고 tb_top.dut.y_reg_1_ 모듈 YCDF5 수 :

 

[Guest]

[No message]

 

[woodyplum]

동안 STA를 및 VCS는 사이에 불일치가 발생할 경우 귀하의 모델 setupholod 타이밍을 확인 사용 negchek 켜면 음성 제한 0으로 대체 회로 설계, 안전해야합니다 (또는 몇몇이 VCS는 manuan처럼) 스위치를 다시 annanotated되어야합니다.

 

[Guest]

안녕하세요 woodyplum.어떻게 우리가 부정적이거나 부정적인 한도를 설정 / 보류 디자인을 시뮬레이션에서 서명에 안전하게 확신할 수 없어.

그게 어떤 건 그 답변을 찾을려고 노력 무엇입니까?거기에 어떤 코드 예제에서는 이러한 테스트 케이스가 있는데 그것이 안전한지 확인하는 데 도움이 있습니까?

어떤 부정적인 제한이 발생할 수 있을까?

안부.