디자인"시뮬레이션

[OvErFlO]

자일링스는 어떻게 재단 4.1 수 있을지 회로 시뮬레이션?(거기에 어떤 패키지가 아니다)
내가 Fondation 2.1에 존재하는 기억 ...어떻게해야합니까?

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하지 않는 한 당신이 게시물에 추가 유용한 정보가 있으시면 회신하지 마십시오.감사합니다

 

[Guest]

[No message]

 

[knavekid]

당신이 같이 갈 * 심 모델처럼 뭔가를해야합니다.그것은 Foun * dation ISE 3.1i 및 4.1에 포함되어있습니다,하지만 별도의 CD에 온다.CD의 4.1 ISO 그럴 마음이 없다.모드 * lSim ISO 찾아보십시오 그리고 거기에서 이동하십시오.

 

[OvErFlO]

난 * 메신저 5.5 SE 및 체육하지만 이건 아니 칩 사이 * 리 * NX ....이 * 신청 ELS 모드가당신이 나를 도와 줄 ...tnx ...
전 버전의 XE를 알고 있지만 그것 fint ippossible의 ...

 

[OvErFlO]

난 * 메신저 5.5 SE 및 체육하지만 이건 아니 칩 사이 * 리 * NX ....이 * 신청 ELS 모드가당신이 나를 도와 줄 ...tnx ...
전 버전의 XE를 알고 있지만 그것 fint 불가 능해 ...

 

[Froed]

모든 ModelSim 버전을 사용할 수있습니다.

게이트 수준의 장소 및 국도 후 (IE)를 시뮬레이트

Verilog Netlist를 써주세요.

그럼 사용하는 자일링스의 기술 선택의 라이브러리에 컴파일합니다.

이 라이브러리를로드 디자인 그리고 당신이 수 시뮬레이션

 

[ElekPK]

내가 VHDL 파일을 생성 및 ModelSim에 게이트 레벨 설계 시뮬레이션 사용하는 자일링스 디자인 Manager를 사용

디자인 선택 - "옵션 -"시뮬레이션 - "일반 VHDL
옵션을 선택한 다음 편집 - "시뮬레이션 데이터 옵션 -"VHDL.상관 관계를 확인 시뮬레이션 데이터 입력 디자인에
시뮬레이션 Netlist 이름은 VHDL의 = 파일 이름 (예
: timesim.vhd)가 생성되고
이제 당신은 당신이 파일을 VHDL이 또한 xilinxvhdlsrcsimprims 디렉토리에서 찾을 수있는 중요한 파일이 필요합니다.ModelSim에서 라이브러리 simprim (vlib simprim) 및 simprim_Vcomponent.vhd 컴파일 simprim_VITAL.vhd 확인이 라이브러리 simprim_Vpackage.vhd.이제 당신은 게이트 레벨 설계를 시뮬레이션할 수있습니다.