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AnshuDalvi
Guest
안녕하세요, 프로젝트의 clock.The의 객관적인 시스템 필요 이상의 구현 주파수 많이 있습니다 구구단이 주파수를 사용하여 생성됩니다 전파 지연, 그 사용 DCM 모듈 임계값이다 프로포즈 기간 클럭이 아래에 있고 신호를 구현 기법을위한 생성.수준에서 시스템, 프로젝트) 플랫폼 이세 구성되어에 (결정 전파 지연을 사용하여 프로그래밍 도구를.수준에서 실험, 예상 타이밍 특성이 일관성, 반복에있다가 검증된 안정성과.나는에 새로 온 사람이 이걸로 나 좀 도와 줄 사람이 있으면 주셔서 감사합니다.줄래 (코드를 얻을 수있을 더면 VHDL / Verilog).기대에 감사합니다.