F
FLEXcertifydll
Guest
클럭 게이팅은 매우 일반적입니다. RTL 수준의 설명, 설치 BE 길게 및 게이 티드 타이밍 체크에 매우 어려운 때문입니다. 따라서 공급 업체는 균형 CTS 나무를위한 ICG 세포, 타이밍 클로저하기 쉬운을 제공합니다.
R
roli
Guest
[인용 = FLEXcertifydll] 클럭 게이팅 매우 일반적입니다. RTL 수준의 설명, 설치 BE 길게 및 게이 티드 타이밍 체크에 매우 어려운 때문입니다. 따라서 공급 업체, 타이밍 클로저 쉽게 균형한다 CTS 트리를위한 ICG 세포를 제공할 것입니다. [/ 인용] 용어 'ICG'가 무엇입니까?
P
packet
Guest
[인용 = beta0] [견적 = rakko] 여기에 간단하고 안정적인 클럭 게이팅 방식입니다. 오직 한 게이트 하나의 래치 그리고 그것은 실패하지 않습니다. [URL은 = http://images.elektroda.net/65_1174697517.gif]
[/URL] [/ 인용] 더 낮은 수준을 사용하여 민감한 래치 [/ 인용] 왜 DFF를 사용하지 마십시오? 난 아래 것 ===== verilog 코드 === 항상 @ (negedge clkin 또는 negedge xreset)하는 경우 (~ xreset) enablereg
S
sunil_ic
Guest
래치 flipflop보다 영역을하고있다.
H
hash_delay
Guest
클럭되도록 DFFs이 posedge 클럭 도메인에있는 경우 - 봤어요 에지에서 clock_en 신호를 생성해야합니다. 그래서 시계 문이 때, 그것은 글리치 및 metastability 돌볼 것입니다 negedge에 발생합니다. 기본 교장 게이트입니다 (사용 중지) 180 데그 단계에있는 시계가 당신의 목표 클럭 도메인에 시계를 바뀌었다.
G
Gokulmuthu
Guest
[인용 = roli] [견적 = FLEXcertifydll] 클럭 게이팅은 매우 일반적입니다. RTL 수준의 설명, 설치 BE 길게 및 게이 티드 타이밍 체크에 매우 어려운 때문입니다. .? 통합 클럭 게이팅 셀 - 그래서 업체는 타이밍 클로저 [/ 인용] 용어 'ICG'가 무엇입니까 [/ 인용] ICG 쉽게 균형한다 CTS 트리를위한 ICG 세포를 제공합니다
I
iamaeag
Guest
[견적은 = hash_delay; 460088] 클럭되도록 DFFs이 posedge 클럭 도메인에있는 경우 - 봤어요 에지에서 clock_en 신호를 생성해야합니다. 그래서 시계 문이 때, 그것은 글리치 및 metastability 돌볼 것입니다 negedge에 발생합니다. 기본 교장 게이트입니다 (사용 중지) 180 데그 단계에있는 시계가 당신의 목표 클럭 도메인에 시계를 바뀌었다. [/ 인용] 안녕, 패킷과 hash_delay, 나는 또한 대신 D - 래치의 문이 클럭에 대한 DFF를 사용하지 이유에 대해 혼란 스러워요 . 나조차도 clock_en 신호를 다시 동기화해야 알았어요. 시계의 부정 가장자리. 난 여전히 문이 클럭을위한 D - 래치를 사용하는 장점이 무엇인지 알고 궁금해. 다음은 제가 붙어 기반 게이팅 시계의 장점에 대해 알고있다. 1) : 래치 DFF보다 작습니다. 2) : 래치 지연 DFF보다 작습니다. 3) : EDA 툴을 가지고 내장 전지 및 체크 내장을 ICG. 등 .. 감사합니다.
K
kornukhin
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그것이 어떤 경우에 제대로 작동하지 않습니다 때문에 게이팅 클럭 DFF를 사용할 수 없습니다.
가자는 말을 TD - CLK의 긍정적인 가장자리 후 언제 엔 불안정. 1. 래치, TD <T (CLK) / 2
2. 래치, TD> T (CLK) / 2
3. DFF, TD <T (CLK) / 2
4. DFF, TD> T (CLK) / 2
. 둘째 CLK가에 있어야하지만,이 경우에는 세번째 될 것이다. yln2k2 예기 [견적] 나는 괜찮 귀하의 구현을 보았다. 그러나 다음 사항에주의하시기 바랍니다. 당신이 보는 경우 1) 데이터를 래치하고자 할 때, 당신은 clk_en 높고 CLK는 POS 에지와 함께있을 때 데이터를 받아야합니까? 다음은 clk_en 경로와 CLK 경로 지연 균형을해야합니다. 현명한 기타 첫째 CLK cylce의 ...[/ 견적에 대한 데이터를 누락의 가능성이 있습니다]
L
lostinxlation
Guest
클럭 게이팅에 대한 DFF를 사용하는 문제는 1입니다. CG에서 DFF가 posedge 트리거 경우, CLK와 DFF 출력 사이의 경쟁 조건을 만들고 CLK_EN 1에서 0으로되면 클럭 나무에 결함이 발생할 수 있습니다. 시계 posedge이 "실행"래치 출력하지 못하기 때문에 낮은 통해 래치이 문제가되지 않습니다. 2. CG에서 DFF가 negedge 트리거 경우, 클럭 활성화 신호는 DFF에 도달하는 유일한 반주기 있습니다. 경로가 깊은 경우 설치 시간이 문제가 될 수 있습니다. 그것이 CLK = 0 기간에서 시간을 빌릴 수 있기 때문에 적은 통해 래치이 문제가 없습니다.