게이 티드 클럭에 대한

O

oliver.nie

Guest
안녕하세요, 모두. 나는 전력 소비를 줄이기 위해 게이 티드 클럭을 사용하도록 결정한다. 누구든지 나에게 문이 시계에 대한 좋은 RTL modul 줄 수 있습니까? 그리고 시뮬레이션 및 합성하는 동안 걱정하는 게 있나요? 감사합니다. 올리버 니에
 
안녕은 U 찾고 정확히 UR 와트 말씀처럼 eloberate보세요 ... 슈레시
 
게이 티드 클럭 전지는 고장에 대한 특별한 세포가 매크로 셀로 취급해야합니다!
 
나는 여러 모듈에 내 칩 설계를 나누어 일부 모듈의 클럭을 사용하여 중지됩니다. 나는 시계 나무가 매우 전력 소모 알아요. 그리고 몇 가지 서류는 문이 클럭 설계 시뮬레이션을위한 속도가 느린 것을 말한다. 이 성명에 대해 매우 명확하지입니다. 왜 속도가 느린? 또한, 시뮬레이션을 할 스승의 modelsim을 사용합니다. 여기 사람은 경험을? 뭐든 문이 시계 디자인에 처리해야? 시뮬레이션이나 합성 또는 P & R 동안? 나는 그것에 대해 전혀 경험이 없어도 그 질문을하는 방법을 모르겠어요. 여러분의 조언을 바랍니다. 감사합니다 Oliver.Nie
 
안녕하세요, 게이트 시계는 동적 전력 소비를 줄일 수 있습니다. CLK의 게이팅가 활성화없고, CLK 때 어떤 subsys을 요청해서는 안 : CLK의 게이팅 약 1 Regrding 치료)는 게이트 전해야 할 때시겠습니까? 2) CLK의 게이팅이 CLK를 분할하는 것입니까? 다음, 당신은 CLK의 게이팅 신호의 위상에 대해주의를 기울여야한다? 3) 심지어가 / CLK 해제 및 방법은 SOC 아키텍처이 시간 동안 계속됩니다보고 싶은 것만하면 동일한 모듈에서 아무 기대를 보장 없습니다. 어떤 인터럽트가있다면 당신은 다시시겠습니까? 당신이 주변 req가있다면 당신은 비동기해야 이러한 경우에 CLK 없거나이 이력서 논리의 탐지는 이력서를해야하나요 ..... 간단한에서 CLK의 게이팅는 아키텍처 종속되어 ... 감사 & 감사의 yln
 
안녕하세요, yln 많이 감사합니다. 당신의 제안은 도움이됩니다. 지금까지, 난 그냥 몇 가지 모듈이 CPU 레지스터의 설정에 의해 제어됩니다 게이 티드 클럭으로 중지하거나 재개되고 싶어요. 그리고 전형적인 게이 티드 클럭 모듈이이 일을 찾을 수 있습니다. 그 첨부 파일을 참조하십시오. 다시 한번 감사드립니다. Oliver.Nie
 
안녕, 난 괜찮아 귀하의 구현을 보았다. 그러나 다음 사항에주의하시기 바랍니다. 당신이 보는 경우 1) 데이터를 래치하고자 할 때, 당신은 clk_en 높고 CLK는 POS 에지와 함께있을 때 데이터를 받아야합니까? 다음은 clk_en 경로와 CLK 경로 지연 균형을해야합니다. 현명한 기타 첫째 CLK cylce에 대한 데이터를 누락의 가능성이 있습니다 ... 감사 & 감사의 yln
 
안녕하세요, Yln. 나는 clk_en는 CLK postive 가장자리에 동기있을 것이라 생각합니다. 그리고 fisrt주기에주의를 지불한다. 제안 주셔서 감사합니다. 안부, Oliver.Nie
 
1 : 게이 티드 클럭 설계에 몇 가지 추가적인 영향을하고 있습니다. STA, 사전 STA 모두 및 사후 STA는 클럭 파형은 게이트에 의해 잘린되지 않습니다. 2. 테스트 흐름 설계는 게이트 제어 신호 모드를 테스트 조절할 수 있어야합니다. 3. 클럭 트리 생성에 대한 추가적인 노력, 나는 이것에 대해 직접 체험을하지 않았습니다.
 
자료 reaaly 좋은 ... 이러한 자료를 업로드 고맙습니다
 
귀하의 answer.i 주셔서 감사합니다 우리가 문이 클럭을위한 합성하러 않는다 나는 시뮬레이션 생각합니다.
 
여기 간단하고 안정적인 클럭 게이팅 제도입니다. 오직 한 게이트 하나의 래치 그리고 그것은 실패하지 않습니다. [URL = http://images.elektroda.net/65_1174697517.gif]
65_1174697517_thumb.gif
[/URL]
 
사실 당신은 클럭 게이팅 두 가지 유형의 수 있습니다. 1) 모듈 수준 CLK의 게이팅. 같은 사람은 여기 올리버로 설명합니다. CLK는 소스에서 설정 비트에 의해 문이 있으며, 성문 CLK 모듈을 완료합니다. 이것은 수동으로 게이트를 인스턴스입니다. 2) 잎 수준 CLK의 게이팅. 이것은 synopsys에서 전원 컴파일러 같은 도구를 통해 이루어집니다. 논리 콘에 따라 도구는 실패가 새 데이터를 얻을 수있는 아래의 조건을 추론하며, 실패에 게이트 CLK에 사용합니다. 이것은 합성 중에 완료하고 코딩 스타일에 의존합니다.
 
DFT에서는 ciriuit의 testability가 복잡하지 않도록 문이 시계에 대해 잘 돌봐 준 것입니다
 
[인용 = rakko] 여기에 간단하고 안정적인 클럭 게이팅 제도입니다. 오직 한 게이트 하나의 래치 그리고 그것은 실패하지 않습니다. [URL은 = http://images.elektroda.net/65_1174697517.gif]
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[/URL] [/ 인용] 더 낮은 수준을 사용하여 민감한 래치
 
DFT 이유로 당신은 시계가 검사 중에 전파 수 있도록 할 것입니다. 나는 또한 재설정을 추가 두 맛을 있습니다. 긍정적인 가장자리에 게이트 하나 부정적인 가장자리에 게이트 하나.
 
U 전원 constrains을 할 경우 합성 도구는 U가 자동으로 문이 CLK를 삽입할 수 있습니다
 
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