가 필요> opamp에 대한 이득을 도와 -

L

lhlbluesky

Guest
,

전) 피드백 1.8v/3.3v 기술 (2 단계, 접힌 cascode 일반적인 소스와 일반 continueous cascode 보상 및이 타워를 설계 두 완전 차동 opamps를 사용하여 0.18um, 하나의 108dB
게인을 직류있다, and the second has only dc gain of 28dB, why?

및 기타) - 시뮬레이션 중고 직류 이득을 98dB (tt 코너,있다;하지만 69dB
후 레이아웃 추출의 opamp 가진 직류 이득을 실행 레이아웃 이후 처음으로 시뮬레이션을 사용하여 그속을, 그렇게 찾아 나, 두 번째는있다 28dB의 이득 직류, 왜?

내가의 레이아웃 디자인, 레이아웃을 내가 생각하는 기본 layour 디자인 규칙 와이어 쌍을 같은 일치하는 트랜지스터 충분히 넓은 전류 밀도 라우팅 대칭 전반적으로, 최적화하기 위해 노력 등을어요,하지만 그것은 단지 약간을 향상.전 혼란 스러워요 진짜.

걸린 사람은 처음이 문제를 만난 적 있나?그리고 제안을하거나 사람이 나에게주는 충고?무슨 이유가 가능할까요?pls 나 좀 도와줘.모두 감사.

 
gain.

의 기생 성분 추출을 얻기를 직류
안되 감소.구조도를하는 당신의 레이아웃이 같아질 때 정말?정맥 주사가 성공적으로 실행할 수 있습니까?

 
내 정맥 주사하고 성공적인 오류가 발생하는 아니,하지만 감소의 DC 이득위한 이유는?어떤 요인 감소를 일으킬 수있다?

 
미안 lhlbluesky, 가지고 있는지 모르잖아요,!내가 문제를 그런 적이 없었다.
노력하겠다고하고 지루한 네트리스트 (postLayout 삭제 기생 성분을에서, 나도 알아!) 후 다시 시뮬레이션할 수 있습니다.아마 그때 당신은 무엇을 잘못 수도보세요.
행운을 빌어요!
erikl

 
하지만 어떻게 postLayout의 네트리스트에서 내 기생에게 삭제, 내가 생각하는 당신의 의견이있다 아주 무슨 어려운,?

 
다른 생각, lhlbluesky :
추출나요 당신은 RLC를 가능하게 사용할 수 있습니까?그렇다면 기생 연구가) 잘 동일 수있는했을 어떤 있었 추출되지 방해하기 때문에 (정맥 주사가있어 고려 기생)의 노드하지만 꽤 잘 수있는 사이 높은 ohmic 연결 예 (게인을 감소의 DC.
그냥 추측!

 
어떤 다른 아이디어, pls?올린날짜 분 후에 3 :난 추출이 RCC 사용 RLC 추출, 난 안 사용합니다.게다가, RLC 직류 이득을 추출 할 수있는 감소한 이유?더 설명할 수있다 당신은?

 
lhlbluesky 작성 :

하지만 내 postLayout의 네트리스트에서 기생을 삭제하려면,이 매우, 무슨 생각하니 어렵습니다 생각하세요?
 
왜 수있는 높은 ohmic 접촉 노드 회로를 사이에 짧은 이유?전 괜찮아요, 생각, 높은 ohmic, 회로 - 짧은 연락처가 될거 고려를 열어 회로, 안돼?

 
lhlbluesky 작성 :

왜 수있는 높은 ohmic 접촉을 노드간에 단락의 원인이?
난 높은 ohmic 접촉은 회로가 아니라 단락 회로, 알았어를 열어 간주됩니다 것 같아?
 
capactive 기생은 게인을 낮은 주파수 변경 아니라 예상 ..
당신은 기생 성분만을 추출 수 있습니다 r에 - 그리고 .. 네트리스트 추출 실행 시뮬레이션을
단지 시뮬레이션 - 난 용의자가 r에 당신이 문제를 같은 것입니다 얼굴 ...

하는 경로에 신호 transistior 몇 가지 조건 및 바이어스 저항 변화하여 몇 가지 추측 수도 있습니다으로 당 내 채도 오는 밖에

xrc 들어 구경, 거기에 옵션은 추출을 변경하려면 GUI를 연구, 연구의 C를, 연구의 C 참조 ....
어떤 도구를 추출하는에 사용 할까??
또는 u 수있는 댓글 설계 밖의 모든 C에서 *

 
안녕하세요,

그것은 많은 변화가있는 매우 이상을 참조하십시오 귀하의 게시물 레이아웃과 게인 레이아웃 사전.일반적으로, 심지어 그것은 또한 변화, 그것은 델타의이 될거예요 = 1dB R이 기생 성분에 의한 사고.5 월이 난 문제를 해결하는 기본이 제안에 당신을 확인하십시오.

1) 정맥 주사를 보장하여 깨끗합니다
2)에 사용되는 동일한 testbench대로 prelayout 사용하는가?
3) 배치하는 -과 비교하여 2 단계로 전압을 사전에 대해 점점 같은 직류 1에서 출력?
4) 올바르게 설정되어 있는지 확인하십시오의 DC 바이어스와 AC = 1.

수 있도록 당신이 그렇다면, 이러한 설정이 제안한 작품 괜찮야만 다음 문제 해결에 다른 레벨로 어떤 레이아웃 앞으로 이동 후 당신은.

, 행운을 빌어요
Suria

 
ankitgarg0312로 말합니다 시뮬레이션에 r에 전용 직류 난 얼굴 같은 문제가 이득을 많이 감소 또한이 RCC 시뮬레이션 마찬가지로.그러나 내가 시뮬레이션을 실행합니다 C 컨벤션 센터, 거기 시뮬레이션은 아니 기생 입술, 사후 거의 시뮬레이션 - 같은 중고.그래서 문제를 생각하는 입술 원인이 기생 일부.그러나, 나는 레이아웃을 시도 많은 내 방식을 개선하기 위해, 그것은 전혀 개선되지 않습니다.전 혼란 스러워요 진짜.

회로 외에 사우스 캐롤라이나의 완전 차동 opamp를 사용하여, 전; 때 presimulation는 전체 회로 해상도는 opamp는 14bit, 직류 이득의 althrough 시뮬레이션에 미리 감소 (많이로부터 상대적인) 98dB로 28dB, 전체 회로 해상도에 대한 사후 시뮬레이션은 11bit 수있을 아직도; 왜?난 합리적입니다 이것도 생각하지.28dB 시뮬레이션에만 25 번 - 게시물에 난 안 생각하는 해상도를 11bit 전체 회로에 도달할 수 있도록 게인 너무 작은 DC.왜?pls 수있는, 사람이 줄 좀 제안을?

어떻게 레이아웃을 찾을 어떤 또는 기생 저항이 원인이 시뮬레이션 - 직류 이득 감소 게시물에?방법입니다 몇 가지 방법 또는?그것은 도움을 무척 매우 긴급한, 난 당신 정말로 필요합니다.에 대한 답변 모두 감사합니다.감사합니다.올린날짜 분 후 1 시간 47 :게다가, 응답 곡선의 AC)은 (i 발견 제로를 사후 시뮬레이션.왜?무슨 이유?pls 수 위의 문제는 아무도 나를 도와 대해?

 
lhlbluesky 작성 :

...
사우스 캐롤라이나 회로의 완전 차동 opamp를 사용하여 내가 게다가; 때 presimulation는 전체 회로 해상도는 14bit, althrough opamp의 DC 이득입니다 98dB에서 28dB)로 사전 시뮬레이션에 상대적으로 많이 (감소에 대한 전체 회로 해상도 포스트 시뮬레이션은 아직 11bit 수있다; 왜?
난 이것이 합리적이라고 생각하지 않습니다.
28dB은 25 번, 난 이렇게 작은 직류 이득은 사후 시뮬레이션에 11bit 해상도에 도달 전체 회로를 만들 수 생각하지 않습니다.
왜?
 
내가 사용 PDK, 그래서 내장 모자에 저항에 자체는 괜찮아, 존재하지 않는거야?그리고 어떤 다른 아이디어?

 
lhlbluesky 작성 :

내가 사용 PDK, 그래서 내장 모자에 저항에 자체는, 알았어 존재하지 않는 것인가?
 
왜 안돼?PDK 괜찮아을 임의로 변경할 수없는가?방법을 이해 내장된 자체 모자에 저항에서 자세히?

 
난 .. 명령을 유닉스를 사용하여 정렬 그들을 위해 할 제안 grep을) 값은 해상도 파일 (기생 찾기 R에 파일에 대한 패턴 ^에서 밖으로 모든 컬럼을 4에 도착 awk 저항을 / 리디렉션 그것은 Tcl을 / 펄 파일 사용 ...

범위 확인 모두 허용 기생 저항은에, 그것은 문제에 연결할 수 있습니다 일어날 가상이나 거기에있을 수 있습니다 부드러운 연결합니다.(u를 보장 저) 스위치를 적절한 사용에 대한 정맥 주사 연결 / 가상 연결 부드러운있다등록일 분 후 5 :도움이된다면 위의 것들은 그나마 다음, 최상의 솔루션은 peices에 문제를 끊어야 할 것입 될 작은 노드를 내부 시작 프로빙 주, 그리고 노드 prelayout의 비교와 함께 ...

, 노드에 prelayout의 desings의 전압을 얻을 지점 운영 등 simlarly 노드 게시물 레이아웃에 대한 좀 작전 전압을보고 그들을 비교이야 .. 어떤 특정 유사 키워드를 노드하는 데 너무 많은

또는

대 postlayout .. 중고 탐사선 내부의 노드에 대해 얻을 수 맥
당신은 .... 것입니다 문제를 쉽게 그림 밖으로

 
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