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sebblonline
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안녕하세요, 제 XUPV5-LX110t 보드에 DDR2 RAM을 사용하는 문제가있다. 나 VHDL 소스와 미그 핵심 발전기 (최근에도 ISE 12.1 및 12.3)를 사용하여 그것을 올렸습니다. 1. 디자인의 나머지 부분은 VHDL에 있기 때문에 DDR2 모델에만 어떤 시뮬레이션 오류 결과 verilog 파일 (ddr2_model.v)로 사용할 수 있기 때문에 나는 생성된 예제 디자인을 사용하여 코어를 시뮬레이션에 성공하지 않았다. 저는 ISE 시뮬레이터를 사용했습니다. 나 verilog 소스와 코어를 생성할 때, 시뮬레이션 실행되지만 메모리 컨트롤러의 초기화 단계 (활성화 상태) 동안 중지됩니다. 2. FPGA에 컨트롤러를 테스트하는 동안, 난 RAM에 대한 아주 간단한 읽기 / 쓰기 명령을 수행하는 별도의 사용자 디자인에서 인스턴스. 나는 초기화 단계가 성공적으로 완료하면 사건이 어떤 아니라, 확인 LED가 GPIO로 컨트롤러의 phy_init_done 신호를 전달. 디자인의 내 제약 괜찮을 겁니다, 나는 master_xupv5-lx110t.ucf 파일의 DDR2 제약 밖으로를 사용합니다. 나는 또한 200MHz 클럭하기위한 두 SMB 케이블을 사용하고 SW6 적절 DIP 스위치를 구성. 코어가 ISim를 사용하거나 FPGA에 대한 간단한 디자인 테스트를 시뮬레이션할 수있는 올바른 흐름은 무엇입니까? 사전 세바스찬의 감사