xst 합성 오류

[samcheetah]

난 Verilog에 주소를 순서 발전기를 만들었습니다.다음 부분은 오류가 발생했습니다

코드 :

(negedge init을하거나 negedge 첫) 항상 @

시작

(첫 == 0)

시작

= 14'b00_0000_0000_0000 먼저;

= 14'b00_0000_0000_0000 마지막;

주소 = 14'b00_0000_0000_0000;

카운트 = 13'b0_0000_0000_0000;

끝

.

.

.

끝

 

[Guest]

[No message]

 

[echo47]

, 아니 그냥 코드 조각은 전체 모듈을 참조해야합니다.

비동기 리셋은 모든 종류의 문제가 발생할 수있습니다.

 

[samcheetah]

신경쓰지 마십시오.내가 어떻게 그 이상 아무 것도 할 수 없었 클럭 입력과 같은 바보 같은 코드를 작성하여 관리하는지도 몰랐어요.어쨌든 그 정렬과 내가 리셋 입력 클럭과 동기 만들었습니다.