write_hdl - 마일은 RTL 컴파일러 write_hdl

P

Psychotic_Waltz

Guest
당신은 RTL 컴파일러에 대한 질문을 드리고 싶은데요 ..
왜이 두 명령의 차이는 무엇입니까 :
쓰기 - 매핑된> netlists / DP_FP_ADDER.v
write_hdl> netlists / DP_FP_ADDER.v

어느 하나의 SOC 만남에서 추출된 Netlist 위해 사용하는 가장 좋은가?

사전에 감사합니다!

 
Prawie 2000 zgłoszeń dotyczących zamieszczania i rozpowszechniania nielegalnych treści w Internecie trafiło w I kwartale 2014 r. do zespołu Dyżurnet.pl, który jest jedynym w Polsce punktem kontaktowym przyjmującym zgłoszenia o nadużyciach w sieci.

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.. 이제 난 그 시계는 전은 RTL 컴파일러에서 실행되는 스크립트가 코어를 감당해내야만하는 또 다른 질문이 있으시면 다음 :

read_hdl fpu_div.v

정교한

직류 : : _clock [dc를 만들려면 : : get_ports] - 기간 5 -
(0 5월 2일 웨이브폼) CLK
직류 : : set_input_delay 1 - 시계 (CLK) [직류 : : all_inputs]
직류 : : set_output_delay 0.5 - 시계 (CLK) [직류 : : all_outputs]
직류 : : set_load 0.001 [직류 : : all_outputs]
직류 : : set_drive
1월 2일 [직류 : : 모든 입력]

보고서 타이밍> 리포트 / repo_DP_FP_DIV
보고서 영역>> 리포트 / repo_DP_FP_DIV
보고서는 권력>> 리포트 / repo_DP_FP_DIV
write_sdc> SDC / sdc_rc_file_DP_FP_DIV
쓰기 - 매핑된> netlists / DP_FP_DIV.v
write_sdf> DP_FP_DIV_sdf

만약 내가 코어를 감당해내야만 (예를 들어, 비교를 위해)은 클럭은 RTL 컴파일러에서 내가 무슨 할 일이 발생하지?나는 시계를 분명히 명령 우려,하지만 난 아무것도 다른 사람을 사용하지합니까?

 
두 명령은 동일합니다
write_hdl 및 쓰기 - 매핑된하고 같은 ..내부 별칭 전용

 
감사합니다!전에 누구도 날 도울 수있는 다른 질문은 제가 물어?

 
디자인은 RTL 컴파일러 및 컴파일러 등과 같은 논리 합성 도구,, 타이밍 제약에 따라 노력하고있습니다.

타이밍 제약없이, 도구를 최소한의 지역을 달성하기 위해 노력해야한다.

 
난이 see.If Netlist 즉 지역의 SOC 최적화 및 발생에 관한 정보는 지연된다 사용 걸릴 내가?

 
귀하의 첫 번째 질문 들어, 내가 write_design 명령을 사용하는 것이 좋습니다.또한이 명령을 생성합니다.은 바로 conf의 만남으로 읽을 수있는 파일입니다.

 
안녕,

하나의 의심도??
컴파일러에 max_area 제약 조건을 설정하는 방법은 RTL?
거기에 직류 : : set_max_area입니다 rc
최대 영역 제약 조건은 RTL 컴파일러 설정에 대한 모든 관련 명령?

사전에 감사합니다

Chaitanya.

 
안녕하세요,
어떤 사람은 RTL는 코딩 스타일에 허용되는 VHDL 언어의 진술을하는 날 도와 주실 수 있으십니까?

어디에 튜토리얼은 RTL 코딩에 좀 더 정보를 얻을 수있습니다.

무슨 방법은 행동 스타일은 RTL 코딩의 스타일과는 다르다.

 
설정 max_area 제약입니다 가짜 하나.모든 합성 도구 타이밍에서 첫 번째, 다음 영역을 작동합니다.만약 타이밍을 만난 적은 없지만, 거기 max_area 0 제약에 대한 이유가 없다.

내가 max_area
0 제약 회사가 사용하는 대부분의 본.현실 세계에서는.O를 지역 cannot 달성.

Aravind

 

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