VHDL Verilog 수있는 내부 스타일을 사용합니까?

[omara007]

안녕, 친구들 ..

와 같다 가치를 대표하는 Verilog 스타일을 사용할 수가 :엑스 = 32'b0
VHDL에?

 

[Guru59]

아니, 자넨로 사용해야합니다
엑스 = "0000000000000000000000000000000"내 생각은 잘못 ............... 내가 틀렸나면 날

 

[omara007]

Guru59 작성 :아니, 자넨로 사용해야합니다

엑스 = "0000000000000000000000000000000"내 생각 ............... 내가 잘못했다면 정정 해줘

 

[Guest]

[No message]

 

[khaila]

확실하지.
하지만 VHDL에서 사용할 수 있습니다 당신은 :

엑스 <= (기타 => '0 ');

난 결코 생각하는 그것은 폭 / Verilog lenght 동안에는 declire 필요없고!

 

[aji_vlsi]

khaila 작성 :

확실하지.

하지만 당신이 사용할 수 있습니다 VHDL :엑스 <= (기타 => '0 ');난 그게 현명하다고 생각 필요가 없습니다 / 폭 lenght을 declire에있는 동안 Verilog!

 

[omara007]

khaila 작성 :

확실하지.

하지만 당신이 사용할 수 있습니다 VHDL :엑스 <= (기타 => '0 ');난 그게 현명하다고 생각 필요가 없습니다 / 폭 lenght을 declire에있는 동안 Verilog!