-"VHDL ISE : 오류 다중 신호를 하시죠 tmpW (99) ????,에 대한 소스

[voho]

안녕하세요 모두가 사전에 감사합니다

언제 내의 코드 내가 합성 오류를 발견했습니다 :

라이브러리는 IEEE;
사용 IEEE.STD_LOGIC_1164.ALL;
사용 IEEE.STD_LOGIC_ARITH.ALL;
사용 IEEE.STD_LOGIC_UNSIGNED.ALL;

- 교대
법인 전환됩니다
포트 (
C를 ALOAD : std_logic에;
SI :의 std_logic : = '0 ';
D 조 :의 std_logic_vector (99 downto
0) : = X "가 0000000000003FFFFFFFFFFFF";

tmpW : std_logic_vector (99 downto 0 아웃);
남남서 : std_logic 아웃);
최종 근무;

변화의 건축 Archi입니다
신호 tmp에 : std_logic_vector (99 downto 0);
시작
프로세스 (C를 ALOAD, D 조)
시작
(ALOAD = 1) 그리고 만약
tmp를 "= D 조;
elsif (C 이벤트 및 C = 1) 다음
tmp를 "= tmp에 (98 downto 0) & SI;

최종면;
최종 처리;
남남서 "= tmp에 (99);
tmpW "= tmp에 또는 D;
최종 Archi;
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 

[nand_gates]

코드 확인을 보이!SyniplifyPro와 합성보십시오.그것은 작동한다!
자일링스는 장치를 통해 UR 타겟팅 방법으로?

 

[Guest]

[No message]

 

[SP]

나는 알테라 할건가 (시) rtus 2 n 컴파일 사용 ...또한 prob 찾을 수없습니다 ..

코드 :

라이브러리는 IEEE;

사용 IEEE.STD_LOGIC_1164.ALL;

사용 IEEE.STD_LOGIC_ARITH.ALL;

사용 IEEE.STD_LOGIC_UNSIGNED.ALL;- 교대

법인 전환됩니다

포트 (

C를 ALOAD : std_logic에;

SI :의 std_logic : = '0 ';

D 조 : std_logic_vector에서 (99 downto 0) : = X "가 0000000000003FFFFFFFFFFFF";tmpW : std_logic_vector (99 downto 0 아웃);

남남서 : std_logic 아웃);

최종 근무;변화의 건축 Archi입니다

신호 tmp에 : std_logic_vector (99 downto 0);

시작

프로세스 (C를 ALOAD, D 조)

시작

만약 (ALOAD = '1 ') tmp를 입력한 다음 "= D 조;

elsif (C'event 및 C = '1 ') tmp를 입력한 다음 "= tmp에 (98 downto 0) & SI;

최종면;

최종 처리;남남서 "= tmp에 (99);

tmpW "= tmp에 또는 D;최종 Archi;