-"VHDL inout 타입 핀

A

alexz

Guest
언제 핀 inout 형식으로, 언제 어떻게 구현할지가 입력되어 선언으로 출력을 할 때?

 
당신은 항상 핀 usege 지시에 몇 가지 컨트롤 핀을 필요합니다.
여부를 자사의 방향을 선택 제어 신호, 또는 출력 또는 read/write- 신호를 활성화합니다.

 
일반적으로 inout 포트를 처리하기위한 tristate 버퍼를 사용합니다.당신은 그것을 제어하기위한 신호가 활성화된다.

 
그것은 두 방향에서 작동하지 않습니다.
내가 트라이 상태 버퍼 시뮬레이션 노력, 그리고 그것을 출력으로만 작동

 
난 밖에 나가있어 아주 잘은 U itz Verilog 어떻게 이루어 줄 것이다 VHDL 말한다.

이는 말할 수 inout_sig입니다 통해 UR inout 신호를 가정 비트, 다음 통해 UR 디자인 위로 가기 파일에있습니다 :

= (out_en inout_sig)을 지정?out_sig : 1'bZ;

위의 진술 tristate 어디 out_sig 자사의 입력 및 out_en이 활성화됩니다 infers.out_en 때 = 1, out_sig inout_sig, 아니면 out_en = 0 때 그것을 높은 임피던스에있을 것입니다 구동됩니다.그럼 어떤 값을 입력을 통해 UR Testbench ()으로부터 inouot_sig로 구동을 찍은하실 수있습니다.지고 입력은 U 어떤 inout_sig에 연결되어 있어야 입력이 전선을해야합니다.

여기 out_sig 와이어하여야한다 출력으로 선언했다.U 때마다 포트 inout 통해 UR에 데이터를 드라이브에 원하는 1 out_en 주장과 out_sig 전선에 데이터를 드라이브에.
지금 성명을 할당하면 드라이브의 값을 갖는 것입니다 inout_sig했다.

동일한 개념은 VHDL에서 할 수있습니다.희망이 도움이 ..

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="아주 행복한" border="0" />

[/ img]이

 
그것 alos 따라 다릅니다 경우 어떻게 좀 stimul에서 강제로 고정 핀 가치를 보여줄 수 있도록 테스트 벤치 않았다.여기 VHDL 예제 impliment 방법 biderectional 핀pin_io "= z는 ;---- 때 다른 출력 데이터 = '1 '활성화
- 입력 데이터를

프로세스 (CLK)
시작
만약 CLK = '1 '과 clk'event보다추가 1 분 후 :그것 alos 따라 다릅니다 경우 어떻게 좀 stimul에서 강제로 고정 핀 가치를 보여줄 수 있도록 테스트 벤치 않았다.여기 VHDL 예제 impliment 방법 biderectional 핀pin_io "= z는 ;---- 때 다른 출력 데이터 = '1 '활성화
- 입력 데이터를

프로세스 (CLK)
시작
만약 CLK = '1 '과 clk'event보다
만약보다 = '1 '래치
q를 "= pin_io;
최종면;
최종면;
최종 처리;부족 좋아

 
좋아, 우선 당신은 설명할 필요 것이다 칩 또는 법인의 포트의 핀 무엇입니까??

만약 우리가 그것 칩의 아이오와 핸드폰이됩니다 핀 누른 다음 VHDL의 최상위 법인이 포트와 인터페이스가 있다고 가정합니다.이제이 아이오와 휴대폰은 하나의 입력과 피드백 tristate 버퍼됩니다.그리고 tristate만을 한 driving.Basically tristate 신호 one.In Pin1 때 외부 신호가 두 개의로부터 공급되는 값을 직접 할당됩니다 다른 사건을 통제 될 활성화됩니다 신호를 활성화해야합니다.

Pin1 -------------- <|---- 신호 하나 (출력)
Pin1 -------------- ""신호 2 (입력)

 
alexz 썼습니다 :

그것은 두 방향에서 작동하지 않습니다.

내가 트라이 상태 버퍼 시뮬레이션 노력, 그리고 그것을 출력으로만 작동
 
글쎄, u이 예제로 이해된다 생각에 ...

언제 그렇게 U 이는 다시 그때 우리가 일반적으로 inout 핀을 이용해 입력 측면 통해 UR 일부 피드를 사용하여 출력 핀에

예를 들어,를 사용하여 라이브러리;사용 ieee.std_logic_1164.all;엔티티 sr_latch입니다포트 (r에 std_logic :에 있어요;q를, qb : inout std_logic);최종 sr_latch;
sr_latch의 아키텍처 behv입니다시작q를 "= QD는 낸드들;qb "= r에 낸드 플래시 질문;최종 behv;위의 예에서 (명함의 경우 래치) .. 우리가 다시 낸드 게이트 입력의 입력 핀으로 ... 여기서 우리가 일반적으로 사용하는 핀입니다 qb inout 출력 핀 걸릴 ...

 
tkbits 썼습니다 :가야 유효 DBUS 신호, 1) 모든 출력 tristate 버퍼에서, 그리고 2) 정확하게 하나의 출력 (비 - Z)이 활성화되어야합니다..
 
위의 규칙은 유효 (비 - X)는 신호입니다.아니 tristate 출력을 활성화, 어떤 경우에는 귀하의 신호를 알 수없는 가치를 가지고이 가능합니다.그것은 하나 이상의 활성 tristate 출력이 가능합니다 -의 경우에는 '0 '출력 (1 반대하고 다른 '1'에서) 신호도 알 수없는 가치가있는 것입니다.

당신은 정확히 하나의 출력을 확보하여 그 시간에 활성화되어 (과)의 모든 입력을 그것에 묶여의 설치 시간을 만족하는 특정 시점의 유효 신호가 보장한다.

당신은 외부 로직으로부터 격리 포트 inout 쳐다보지는 못한다.외부 로직 출력 또한 inout tristate 출력 포트를 통해 신호를 모듈 내에서 출력이 될 수 있도록 연결해야합니다.

 
그래서, 난 TRI 주 괜찮을 기본 uotput 복용 무엇입니까?

 
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