-"VHDL 프로젝트 Blackbox 통합.

G

Guest

Guest
안녕

내가 어떻게 Blackbox 모듈을 통합할 수있습니다 (이미) 이세 VHDL 프로젝트로 NGC 또는 EDN Netlist 합성?명령줄 도구 (안)과

 
<a href="http://www.komputerswiat.pl/nowosci/internet/2010/31/giodo-wzielo-sie-za-nasza-klase.aspx"> <img align="left" src="http://www.komputerswiat.pl/media/2010/216/1321184/nk-zaj.jpg" /></a> Zapewne każdy, kto ma konto w serwisie NK, pamięta burzę, jaką rozpętało wprowadzenie nowego regulaminu. Teraz przeanalizuje go GIODO.<img width='1' height='1' src='http://rss.feedsportal.com/c/32559/f/491281/s/c87284b/mf.gif' border='0'/><br/><br/><a href="http://da.feedsportal.com/r/78526104178/u/0/f/491281/c/32559/s/210184267/a2.htm"><img src="http://da.feedsportal.com/r/78526104178/u/0/f/491281/c/32559/s/210184267/a2.img" border="0"/></a>

Read more...
 
복사하여 붙여넣기 통해 UR n Netlist (EDN 또는 NGC) 이세 프로젝트 폴더를 ..... n 이세 .... 그것을 읽을 수있습니다

(당연히, HDL을 통해 UR 다음 ISE 구현에만 목적을 위해 자사의 Netlist를 검색합니다)이 모듈은 ....의 인스턴스가 있어야합니다

 
괜찮 아요, 고맙습니다,하지만 이렇게하는 방법 : "HDL을이"모듈의 인스턴스가 있어야합니다
요점은 그게 전부

 
안녕하세요 .... HDL을하면 불러 어떤 언어를 쉽게 할 수있는 .... THT 구성 요소 인스턴스화라는 윤호 ....

다음 코드에서처럼 ....내 구성 요소 (이는 내가 중 HDL을 파일을 통해 또는 포함 되겠지 U 자사의 Netlist를 사용했다 ...하지만 이후로 난 내 HDL을 소스에서 "구성 요소의 정의")을 사용하여 포함시킬께요, 근래 필요가 정의한 ....

그런 다음 포트 VHDL에서 명령어 포트 맵 () ....와 원하는 신호를 통해 매핑됩니다

U .... 어떻게해야 얻을 U 어떤 HDL을 언어 사용의 기본 사항에 대한 모든 책을 부 ... u'll 따를 수있습니다코드 :appln의 아키텍처 beh입니다신호 empty_int, full_int : std_logic;

신호 wr_ptr, rd_ptr : std_logic_vector (3 downto 0);

신호 wr_en, rd_en : std_logic;

신호 wr_clk, rd_clk : std_logic;구성 요소 DPRAM

포트

(

wr_clk : std_logic에; - 입력 포트 클럭

rd_clk : std_logic에, - 출력 포트 클럭

wr_en : std_logic에; - 활성화 쓰기

rd_en : std_logic에; - 읽기 활성화

wr_ptr : std_logic_vector (3 downto 0); - 주소를 써주세요

rd_ptr : std_logic_vector (3 downto 0); - 주소 읽기

소음 : std_logic_vector (7 downto 0); - 데이터 쓰기dout : std_logic_vector (7 downto 0 아웃) - 데이터 읽기

);

마지막 구성 요소;시작U_DPRAM : DPRAM

포트지도

(

wr_clk = "wr_clk,

rd_clk = "rd_clk,

wr_en = "wr_en,

rd_en = "rd_en,

wr_ptr = "wr_ptr,

rd_ptr = "rd_ptr,

소음 = "소음,dout = "dout

);
 
감사합니다.
코드에서, 거기에 구성 요소를 선언, 그리고 설치 (사용자 HDL을 코드)를 연결합니다.
무엇 :
"나는거야 근래 내 HDL을 소스에서"구성 요소를 정의 ").... "를 사용하여 포함시킬

내가 전에 구성 요소를 사용하지만, 이러한 VHDL 파일 entitys 같은 프로젝트에서했다.지금의 차이점에 대한 그 사건을 찾고입니다.

원래 그냥 가기로 선언 수준의 파일 이름을 설치하시겠습니까?아니면 뭔가 다른 것도 할 ahave합니까?난하지만, 선언 이세했습니다 [?] 너무 법인이 발견되지 않으면 프로젝트를 만들

 
미안 해요 .. 약간은 혼란스러운 세상을 말함 ... 실제로 "구성 요소의 정의를"나는에 의해 단순히 ".... "구성 요소 선언을 의미

그래, 이번엔 U 해달라고 근래 통해 UR 구성 요소가 원본이 아니라 U 근래 .... Netlist 파일을 변경할 필요가없습니다 .... 그냥 ISE 프로젝트 파일을 .... n 휴식을 통해 UR을 통해 UR Netlist 복사됩니다 B는 같은 .....

U 근래로 작성된
코드 :

원래 그냥 가기로 선언 수준의 파일 이름을 설치하시겠습니까?
아니면 뭔가 다른 것도 할 ahave합니까?

 
난 그냥 내가 이세 동일한 버전들을 합성 수없습니다 모듈의 소스 파일.먹으렴 그래서 내가 NGC netlists 사용하고 싶습니다.

최상위 수준 엔티티 이름입니다 = 최상위 레벨에서 파일을 소방 방재청 여기.

내가 프로젝트를 시작 붙어있습니다.당신은 그것을 확인할 수 있을까?
이런, 그냥 NGC 통합을 시도 완료되지 않습니다
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
오,하지만, 프로젝트를 합성은 여전히 물음표 왼쪽 패널에서,이 모듈에 다음.

 
그래, 또한 작업 선택 ... 난 U 아무런 오류 말은하면 불러 와트 결과는 내가 근래을 검토하고있어 여기에 .. 합성을보고 싶어요 .... 부착 난 이전에보고 ....

하지만 힘으로 문제를 통해 UR ... PLZ 다시 와트 prob U 직면 설명 좀 .. "패널"??? PLZ 설명해 드릴게요 시켰지
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
여기 사진에 왼쪽 패널입니다
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
아직 questionmark 아이콘으로 작동합니다.그게 문제가 아니에요.
전에 그 xaw 또는 xco 파일을 준 coregen했다, 거기 그냥 netlists이고 questionmark 수있습니다.

 
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
U와 같은 오류가 발생하는 방법 ... 와트 가지고 와서 U 일을하려고했는데 ..

 
때문에 시스템을 하나의 코어하지 않으면 프로젝트에 더 많은 NGC 파일을 추가하려면, 싶었지만 몇 코어 시스템입니다.는 PCI 대상 수 컨트롤러 가능 GPIO, Whisbone 모듈의 상호 ...

이세 7.1

 
난 밖에 나가 U 그러한 오류가 발생하면 shud ... 사촌 난 여러 NGC 파일을 꽤 .... ru 내 프로젝트에 몇 번와 같은 형식으로 또는 그들의 조합을 사용하여 (모든 NGC 또는 EDN, edif n 그렇게 생각해)

 
NGC 전용 파일입니다.

뭔가 오류가 발생합니다.

연결된 프로젝트를 참조하십시오.폴더에 이미 NGC 파일입니다.모든 그들의 프로젝트에 있어야합니다.(당연하지 최상위 레벨의 출력 NGC)
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
프로젝트 폴더에 있지만 거기에 r에 여러 개의 NGC 파일을하지만 그들은 r에 가기 법인 pci32tlite.ngc ()를 제외하고 ... 아마도 U에서 인스턴스하지 그래서 난 힘으로 어떠한 오류가 예상대로 얻을 THT ..... 깜빡 ...

경우에는 그러한 오류뿐만 아니라 ... 그래서 난 정말 THT 알아낼 수 PLZ 가기 올바른 엔티티 HDL을 THT 제공하는 다른 인스턴스를 인스턴스 ...

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top