VHDL 코드 이해 문제

[brunokasimin]

안녕하세요,

내가 하바이 VHDL 모듈은 코드를 호출 hello_med1.vhd.The 따라로서 :도서관의 IEEE;
사용 IEEE.std_logic_1164.all;
사용 IEEE.numeric_std.all;

도서관 zpu;
사용 zpu.zpupkg.all;

엔티티 Hello_Med1입니다
(일반적인
WORD_SIZE : 자연 : = 32; - 32 비트 데이터 경로
D_CARE_VAL가 : std_logic : = '0 '; - 채우기 가치, 내가 더 좋은 결과가 함께있어
CLK_FREQ : 긍정적인 : = 50; - 50 MHz의 클럭
BRATE : 긍정적인 : = 115200; -는 RS - 232 전송 속도
ADDR_W : 자연 : = 18; - 18 비트 주소 공간 = 256 KB이지만 128 KB가 I / O를
BRAM_W : 자연 : = 14); - 14 비트의 RAM 공간 = 16 KB로
포트 (
clk_i : std_logic에, -의 CPU 클럭
rst_i : std_logic에; - 리셋
rs232_tx_o : 아웃 std_logic; - 킷에는 UART Tx는
rs232_rx_i : std_logic에); - 킷에는 UART Rx

상수 BRD_PB1_I : 문자열 : = "D19"; - SWITCH8 == S2
상수 BRD_CLK1_I : 문자열 : = "AA12"; - 50 MHz의 클럭
- 상수 BRD_CLK1_I : 문자열 : = "AB12"; - 40 MHz의 클럭
- 킷에는 UART : 직접 1시 1분 케이블
상수 BRD_TX_O가 : 문자열 : = "4 번과 5가"; - 킷에는 UART 1 (J1) TXD1 DB9 2 핀
상수 BRD_RX_I : 문자열 : = "의 L3"; - 킷에는 UART 1 (J1) RXD1 DB9 3 핀

------------
- Pinout -
------------
LOC 속성 : 문자열을;
IOSTANDARD 속성 : 문자열을;
상수 IOSTD : 문자열 : = "LVTTL";

rst_i 속성의 LOC 수 : 신호가 BRD_PB1_I입니다;
rst_i의 IOSTANDARD 특성 : 신호가 IOSTD입니다;
clk_i 속성의 LOC 수 : 신호가 BRD_CLK1_I입니다;
rs232_tx_o 속성의 LOC 수 : 신호가 BRD_TX_O입니다;
rs232_tx_o의 IOSTANDARD 특성 : 신호가 IOSTD입니다;
rs232_rx_i 속성의 LOC 수 : 신호가 BRD_RX_I입니다;
rs232_rx_i의 IOSTANDARD 특성 : 신호가 IOSTD입니다;
최종 엔티티 Hello_Med1;

아키텍처는 FPGA가 Hello_Med1입니다
구성 요소가 ZPU_Med1입니다
(일반적인
WORD_SIZE : 자연 : = 32; - 32 비트 데이터 경로
D_CARE_VAL : std_logic : = '엑스'; - 채움 값
CLK_FREQ : 긍정적인 : = 50; - 50 MHz의 클럭
BRATE : 긍정적인 : = 9600; - RS232를 전송 속도
ADDR_W : 자연 : = 18; - 18 비트 주소 공간 = 256 KB이지만 128 KB가 I / O를
BRAM_W : 자연 : = 15); - 15 비트의 RAM 공간 = 32kB의
포트 (
clk_i : std_logic에, -의 CPU 클럭
rst_i : std_logic에; - 리셋
break_o가 : 아웃 std_logic; - 떨어져 실행
dbg_o : 아웃 zpu_dbgo_t; - 디버그 정보
rs232_tx_o : 아웃 std_logic; - 킷에는 UART Tx는
rs232_rx_i : std_logic에); - 킷에는 UART Rx
엔드 구성 요소 ZPU_Med1;
시작
zpu : ZPU_Med1
일반지도 (
WORD_SIZE => WORD_SIZE, D_CARE_VAL => D_CARE_VAL,
CLK_FREQ => CLK_FREQ, BRATE => BRATE, ADDR_W => ADDR_W,
BRAM_W => BRAM_W)
포트지도 (
clk_i => clk_i, rst_i => rst_i, rs232_tx_o은 => rs232_tx_o,
rs232_rx_i => rs232_rx_i, dbg_o => 오픈);
엔드 아키텍처 FPGA를; - 법인 : Hello_Med1

전화 ZPU_Med1.vhd를 포함 따라 내 디자인 내가 entity.Should 수준의 최고 ZPU_Med1.vhd.Now 싶어 포함 제 제에 이전 VHDL 모듈을, hello_med1.vhd 모듈을 VHDL의 또 다른 내가 있나??ZPU_Med1 hello_med1.vhd 내 안에 이미 이것이 이미 난 혼란 날 이후 실제로 내 hello_med1.vhd이야 .. 그것에 ZPU_Med1.vhd이 무슨 뜻??

어떤 도움 appreciate.Thx 내가 크게

감사합니다
브루노

 

[Guest]

[No message]

 

[lordsathish]

당신은 모듈 수준의 상단에 귀하의 필요가 없습니다 ZPU_Med1.vhd 포함됩니다.
하지만 컴파일하는 동안 코드를 컴파일해야 모두가 당신 ...