VHDL 코드 솔루션, 합성 무엇을 생산할 것인가?

[seq00666]

안녕하세요, 나는 다음과 같은 질문에 대답 수 없다, 당신이 그것을 해결하는 데 도움이 주시겠어요? 제가 감사합니다, 감사합니다. 다음 VHDL 들어, 합성 무엇을 생산할 것인가? 결과 게이트 레벨의 표현이나 논리 방정식 표현을 그립니다. 라이브러리 IEEE; 사용 IEEE. std_logic_1164.all, 엔티티 proc_sig 포트 (B2 A1, A2, B1, : std_ 로직에, Y1, Y2 : std_ 논리 밖)는 최종 개체, proc_sig의 아키텍처 RTL은 프로 시저 logic_xor (신호 S1, S2입니다 std_ 논리에; 신호 Y는 : std_ 로직 아웃) Y를 시작합니다

 

[brmadhukar]

안녕하세요, 두 XOR 출력 같은데. BRM