VHDL 코드의 회로보기

[ranjbar_7]

안녕하세요, 난 내 VHDL 코드의 회로보기를해야하지만 난 자일링스 ISE 나에게 내 VHDL의 COD를 위해서 아이크가 뭔가를해야만이 필요 RTL보기를주었습니다으로 가려면 어떻게하지 말아

 

[ishailesh]

[견적 = ranjbar_7; 1119988] 안녕 내 VHDL 코드의 회로보기를해야하지만 난 자일링스 ISE 나에게 내 VHDL의 COD를 위해서 아이크가 뭔가를해야만이 필요 RTL보기를주었습니다으로 가려면 어떻게하지 말아 하드웨어 기술 언어와 함께 디지털 집적 회로를 설계할 때 디자인은 보통 트랜지스터 수준 (논리 가족) 또는 로직 게이트 수준보다 추상화의 높은 레벨에서 설계되었습니다. HDLs에서 설계자는 레지스터를 선언하고, 그러한 경우 - 당시 다른과 산술 operations.This 레지스터 전송 레벨의 흐름을 묘사에서 RTL가 초점을 맞추고있다는 사실을 말합 같은 프로그래밍 언어에서 익숙한 구조를 사용하여 조합 논리를 설명합니다 레지스터 사이의 신호. RTL 설명은 일반적으로 논리 합성 도구에 의해 회로의 게이트 수준의 설명으로 변환됩니다. 합성 결과는 다음 배정 및 물리적 레이아웃을 만드는 라우팅 도구가 사용됩니다. 논리 시뮬레이션 도구의 정확성을 위해 확인하는 디자인의 RTL 설명을 사용할 수 있지만. 하지만 나는이 두 기능 Xilinix ISE에서 누락되었습니다 같아요.