VHDL 코드에이 verilog 코드를 번역하는 방법

[prakashvenugopal]

안녕하세요, 어떻게 VHDL 코드에이 verilog 코드를 번역. 알려주 마시기 바랍니다. [견적] 등록 [6시] 카운터 = 0; 와이어 enable1u66, / /​​ 픽셀 비율, 단일 사이클 클럭 펄스가 항상 @ (posedge clk16M6) / / 단일 사이클 픽셀 레이트 클럭 펄스 생성 사용하는 경우 (카운터> 55 카운터에 의한 16.6MHz = 54) / / 나누기

 

[std_match]

이 같은 것만 (엔티티 선언은 생략) : [코드]를 사용 ieee.numeric_std.all; ***** 물건이 현재 삭제된 ******* 신호 카운터 : (6 0 downto) 부호, 신호 enable1u66 : std_logic; ***** 여기 삭제된 물건 ******* 프로세스 (clk16M6)가 시작 rising_edge (clk16M6)가있는 경우 카운터> = 54 다음 카운터를 '0 ') enable1u66 경우

 

[TrickyDicky]

당신은 코드의 두 번째 비트의 시계를 포함 잊어버렸습니다.

 

[std_match]

[견적 = TrickyDicky; 1012507] 당신은 코드의 두 번째 비트 [/ 인용]에서 시계를 포함 깜빡 지금은 고정되어 즉, 두 예제 rising_edge ()를 잊어버렸습니다.. 두 번째 예제의 또 다른 문제가 있습니까?

 

[TrickyDicky]

코드의 첫 번째 비트는 괜찮을한다. 신호 소스 (카운터) 동기이기 때문에 얼마나 많고 많은 그 안에 로직을 많이 없다면 당신은 아마 문제가 (특히 16.6MHz에서)이없는 겁니다. 그것은 불렀었 고장 중 (글리치만을 비동기 소스로 발생).

 

[prakashvenugopal]

안녕하세요, 답장을 보내주셔서 감사합니다. verilog 코드 아래 dval 및 lval 펄스를 생성입니다. 베이스 발진기 시계 = 16.6 MHz의 = clk16M6 Dval 펄스 -> 시간에 = 1.66 usec 및 오프 시간 = 1.66 usec (3.32 usec) 지속 Lval 펄스 -> 시간에 = 844.8 usec 및 오프 시간 = 145.2 usec 지속 [견적] 레지 [6시] 카운터 = 0; 와이어 enable1u66, / /​​ 픽셀 비율, 단일 사이클 클럭 펄스가 항상 @ (posedge clk16M6) / / 단일 사이클 픽셀 레이트 클럭 펄스 생성 사용하는 경우 (카운터> = 54) / / 55 카운터에서 16.6MHz 나누다

 

[TrickyDicky]

VHAL에 그는 다음과 같습니다 [코드] 신호 dval : 부울; 프로세스 (CLK)를 시작 rising_edge (CLK) 다음 dval 경우

 

[prakashvenugopal]

안녕하세요, 기본 오실레이터 클럭 = 16.6 MHz의 = clk16M6 Dval 펄스 -> 시간에 = 1.66 usec 및 오프 시간 = 1.66 usec (3.32 usec) 지속 Lval 펄스 -> 시간에 = 849.92 usec 및 오프 시간 = 146.08 usec 지속 [U ] 아래 verilog 코드는 위의 펄스 생성을위한 것입니다 [/U] [견적] 등록 [6시] 카운터 = 0; 와이어 enable1u66, / /​​ 픽셀 비율, 단일 사이클 시간은 펄스가 항상 @ (posedge clk16M6) 활성화 / / 단일 사이클 픽셀 레이트 클럭 활성화 생성 펄스 경우 55 카운터에 의해 (카운터> = 54) / / 나누기 16.6MHz

 

[prakashvenugopal]

안녕하세요, VHDL 코드에 해당 verilog 코드를 번역하는 방법 : [견적] 등록 lval = 0; / / 출력 외부 비디오 데이터 원본에 - 256 픽셀 기간 동안 ON, OFF 44 픽셀의 기간 동안 등록 lvalstate = 0; 등록 번호 [7 : 0] lvalcount = 0; 항상 @ (posedge clk16M6) (enable1u66) 케이스 경우 (lvalstate) 0 : / / 44 사이클 LVAL 저공 비행 (lvalcount == 43) / LOW 기간은 / 시작한다면 이상 lvalstate

 

[FvM]

당신은 Verilog를 읽은 후 VHDL 구문 규칙을 잊어버린 것 같습니다. VHDL 구문을 확인하십시오 - 사건 구축 - 후면 - std_logic 상수 - lvalcount 위해 또한 사용하는 부호없는 형식에서 연산자를 비교

 

[prakashvenugopal]

FVM 안녕하세요, 답장을 보내주셔서 감사합니다. 내가 lval 세대 일부 VHDL 구문 구문을 확인하고 다시 연락합니다. 고마워, V. Prakash.

 

[prakashvenugopal]

안녕하세요, 저는 다음과 같이 VHDL 코드를 verilog 코드를 변경했습니다. 그것은 작동 발견됩니다. 프로세스 (시계가) 시작하면 클럭 = '1 '과 clock'event 후 (enable1u66는 = '1면''0 '=> 때) 다음 케이스 (lvalstate)입니다 - 44주기 위해 낮은 LVAL을 계속하면 (lvalcount가 = 43) 다음 - 낮은 기간은 lvalstate 이상