VHDL 코드에서 생성된 하드웨어를 해석하는 방법

S

s3034585

Guest
안녕하세요 어떤 하나 VHDL 코드에서 생성된 하드웨어를 해석하는 방법을 알 수 있습니다. 당신은 신호 대신 변수를 사용하거나 감도 목록을 변경 같은 변경하면 그게 무슨 차이가 없습니다. 어디는이 자료를 읽고 얻을 수 있습니다. 감사
 
HI 303 ... HUmmm. 그게 내 지역 코드 것 같아! 들어 ... 당신이 초보자 것 같아요 .. VHDL에서, 괜찮아요 .. ypu 좋은 책이 필요합니다. 또한, 저는 좋은 방법을 알고 새내기에게 항상 조언을 ... 회로도 출력 블록 생산이 자일링스 ISE를 사용합니다. 당신은 VHDL를 작성하면, ... 컴파일 후 블록 다이어그램 제작보고 .. 그것은 모든 플립은 등록 및 기타 논리 뒤진 퍼 표시됩니다 .. 그것은 아주 좋은 사람이야. 여기 저기이 변경 ISE에 의해 synthetized 블록 다이어그램 바로 볼 수 .. 자일링스 웹 사이트에서 ISE를 얻을 ... 그것을 위해서는 단 5 달러에요!
 
해당 주제에 대한 좋은 책이 VHDL 합성 프리머입니다. 그것은 프로세스, 등, 그리고 어떻게 그들이 직접적으로 게이트 수준의 설계도에 변환을 커버 ... 나는 Verilog 합성 프리머을 읽고 좋은어요! jelydonut
 
당신은 또한 "합성 VHDL 구조"에 대한 대학 프레 젠 테이션 (예 : 구글) 인터넷을 검색해 볼 수 있습니다. 여기 신호와 변수 그리고 많은 다른 것들 사이 differencies을 볼 수 있습니다. 위에 명시된 바와 같이 사후 합성 도식은 매우 도움이 될 수 있습니다.
 
[인용 = jelydonut] 해당 주제에 대한 좋은 책이 VHDL 합성 프리머입니다. 우리가 책의 PDF 비전을 찾을 수있는 [/ 인용] 안녕, jelydonut 당신이 말씀해 주시겠습니까? 내 합성에 대한 지식을 향상을 위해 읽을 수 있기를 바랍니다. 감사합니다
 
기본적으로 당신은 합성을위한 설계와 같은 문서에 손에해야합니다. 또한 코드에서 변경하는 방법 RTL 회로도 변경 사항을 볼 수 스타일을 코딩과 실험을해야합니다.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top