VHDL 질문

[tooh83]

안녕
난 다음을 할 수있는 VHDL 필요에 명령을 알고있다면 :
그때면 (신호 변경)
sth ... 할
그리고 만약 대답이 얼마나 그것을하나요?
사전에 thnx

 

[Guest]

수있는 이벤트 '를 사용처럼 :

면 (signal'event)
......

이것은 변화를 신호을 실행 하시다면 어떻게 u는 언제든지.

 

[Iouri]

프로세스 (CLK, 재설정)
시작
면 리셋 = '0 '다음
prev_sig <= '0 ';
elsif (CLK = '1 '과 clk'event) 다음
prev_sig <= current_sig;
종료면;
프로세스 (CLK)
'면 (CLK = '1과 clk'event) 다음
다음 current_sig면 prev_sig = /
<<<가>> 뭔가 다른 걸>
종료면;
종료면;
최종 처리;

 

[Guest]

프로세스 (신호)
시작
뭔가;
최종 처리;

 

[mwmah]

푸 : 프로세스
시작
signal'event 때까지 기다리십시오;
...
최종 공정 푸;

 

[salma]

신호를 .... u는 "이벤트를 사용하여 할 수있는"테스트하는 경우 속성의 값이 변경 여부

signal'event

 

[rishirameshkashyap]

예 u는 코드를 수 있습니다 통해 이동하십시오.문의면 어떤 문제 무료 수수료

도서관의 IEEE;
사용 ieee.std_logic_1164.all;

엔티티 flipflopT입니다
포트 (CLK, t : std_logic에;
q를 qq : 아웃 std_logic);
최종 flipflopT;

의 flipflopT 아치는 아키텍처입니다
신호 tmp 디렉토리 : std_logic;

시작
프로세스 (CLK)
시작
만약 clk'event과 (CLK = '1 ') 및 T = '1'tmp를 입력한 다음 <= 아니 tmp를;
종료면;
최종 처리;
q를 <이 = tmp를;
qq <이 = 안 tmp를;
최종 아치;

 

[master.ro]

왜 사용하지?

프로세스 (신호)
시작
할 성
최종 처리;

 

[koppolu1981]

프로세스가 문제입니다 하시다면 해결하는 데 사용할 수 tht를 하나 구성.
다른 방법입니다 이벤트를 사용할 수 u 그게 다음과 같이됩니다 어느.

예 : 어떤 하시다면 아래의 경우에 신호로 보인다 "부드럽게하기 위해 물에 담그다 '을 누른 다음 코드는 말을 기다리고 있습니다

프로세스 (부드럽게하기 위해 물에 담그다)
시작
/ / / / 뭔가

종료 과정

combinational 로직이 결과에
....면 논리 순차적으로 이벤트가있는 사용에 따라서 그 다음 것이 또한

 

[haseebcu]

프로세스 (신호)
시작
할 성
최종 처리;

 

[Guest]

tooh83 작성 :

안녕

내가 만약 다음과 같이 할 수있는 VHDL의 명령을 알 필요가 :

(신호 변경) 후면

sth ... 할

그리고 대답은 '아니있다면 어떻게 할 수 있습니까?

사전에 thnx

 

[emmos]

안녕

거기 가지 방법이 있습니다 3

1.에서 끝 문장 대기 또는 프로세스의 시작

예.에 잠깐

- 평가하는 경우 ''로 다시 프로세스를 변경 후

2.에서 프로세스 목록 민감도

예.프로세스 (감도리스트) - 프로세스 (1)

3.그리고 만약 행사 성명서

행운을 빌어요

 

[Guest]

[No message]

 

[eDance]

나) 시그마를 사용하여 rising_edge (선호 시그마를 falling_edge () 함수를

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="미소" border="0" />

 

[dragonight_x]

사용 '이벤트 ---> yoursignal'event