VHDL 질문은 누군가 날 도와 드릴까요

[derrick_chi]

나는 정확히이 주 기계의 설계 뭐가 잘못된 건지 알아야합니다. 내가보세요 그리고 이번 한번만 나를 도와 줄 사람이 필요. 실체 Test1_Module는 포트 (clk_count : STD_LOGIC_VECTOR (7 DOWNTO 0); INPUT_DELAYED finished1, 쳐야하고, CLK, INPUT_SIGNAL1 : STD_LOGIC 수 없으며, ld_output, up_down, 다, ld_accs, clr_count, SEL1 cnt_cntrl : 밖 STD_LOGIC; max_sc : 밖에서 정수 범위 0에서 256); 끝 Test1_Module, 건축 Test1_Module의 행동 종류 상태 (state3, state4) state0, state1, state2됩니다이며 신호 pr_state는 nx_state : 주, (clk, 쳐야) (쳐야하는 경우 = '1 시작 '과정을 시작 ) 다음 pr_state

 

[lambtron]

에 대한 댓글이 코드에 [/는 U] [안 u]를 사용 퍼팅은 어떻게 다른 사람들이 당신의 상태 머신과 성취하려는지 몇 가지 아이디어를 얻을 수 있도록?

 

[bansalr]

그것은 어떤 의견을 두게하는 것이 좋습니다. 몇 일이었습니다. 1. 상태 2와 상태에서는 3 주 transition.Is 맞습을위한 검사 완료. 모든 국가 단일 사이클의 아르 휴식. 2.The 출력은 combinationally 구동됩니다.

 

[dcreddy1980]

[= derrick_chi 견적] 나는 정확히이 주 기계의 설계 뭐가 잘못된 건지 알아야합니다. 내가보세요 그리고 이번 한번만 나를 도와 줄 사람이 필요. 실체 Test1_Module는 포트 (clk_count : STD_LOGIC_VECTOR (7 DOWNTO 0); INPUT_DELAYED finished1, 쳐야하고, CLK, INPUT_SIGNAL1 : STD_LOGIC 수 없으며, ld_output, up_down, 다, ld_accs, clr_count, SEL1 cnt_cntrl : 밖 STD_LOGIC; max_sc : 밖에서 정수 범위 0에서 256); 끝 Test1_Module, 건축 Test1_Module의 행동 종류 상태 (state3, state4) state0, state1, state2됩니다이며 신호 pr_state는 nx_state : 주, (clk, 쳐야) (쳐야하는 경우 = '1 시작 '과정을 시작 ) 다음 pr_state