VHDL 엔티티에 대한 Verilog Testbench

[yasser_shoukry]

어떻게 VHDL 설계를위한 Verilog를 사용하여 테스트 벤치 코드를 작성할 수 있습니까? 미리 감사드립니다

 

[aji_vlsi]

[견적 = yasser_shoukry] 어떻게 VHDL 설계를위한 Verilog를 사용하여 테스트 벤치 코드를 작성할 수 있습니까? 사전에 감사합니다 [/ 인용] 당신은 Verilog DUT에 대한 것과 같은 방법. 즉, [코드] 모듈 vlog_tb; 등록 clk = 0; vhdl_dut dut_0 (clk (clk).); endmodule 요점은 [/ 코드], 그것은 최대 개까지은 "바인딩"DUT (또는 모듈 / 법인 / 인스턴스 수있는 도구 ) 역시 VHDL / Verilog / SystemC 등 물론 언어를 구성하지만 등 구성되는 일반적으로 하나의 언어로 도메인을위한했습니다. 위의 사소한 디자인 예 VCSMX & MTI에 시뮬레이션 수 들면 다음과 같다 : [코드] vhdlan 실업 vhdl_lib vhdl_dut.vhdl vlogan - 작업 vlog_lib의 vlog_tb.v 벤처 투자자 - 디버그 vlog_tb - R에 - 난 run.log의 [/ 코드]와 함께 MTI : [코드] [/ 코드] (노스캐롤라이나, ncelab, 그 같은 명령에 대한 ncsim ncvlog, ncvhdl있다) vcom 실업 vhdl_lib vhdl_dut.vhdl 블로그 - 작업 vlog_lib의 vlog_tb.v의 vsim vlog_tb - 난 run.log하십시오. 더 specifc 도움이 필요하면 말씀하세요. HTH Ajeetha는 CVC는 [홈페이지보기] [/ URL을]을 www.noveldv.com

 

[yasser_shoukry]

ISE8.1과 ModelSim6.2 많은 aji_vlsi하지만, 무엇에 대해 감사? 그들은 일을 그들을 데리러 또한 몇 가지 추가 코드가 필요합니까? 미리 감사드립니다

 

[aji_vlsi]

[인용 = yasser_shoukry] 감사합니다 많은 aji_vlsi하지만, 무엇에 대해 ISE8.1과 ModelSim6.2? 그들은 일을 그들을 데리러 또한 몇 가지 추가 코드가 필요합니까? 전혀, 그것은 그들이 언어 SIM을 혼합 지원하는 경우 자신의 의사에 읽을 시뮬레이터 경우 - 사전 [/ 견적] 이세에 감사드립니다. Modelsim - 그래, 모든 명령을 준, 또 뭐가 필요해? BTW, ModelsimXE 무료 버전은 혼합 언어 SIM을 지원하지 않습니다. Ajeetha, CVC는 [홈페이지]는 [/ URL을]을 www.noveldv.com