VHDL>에 자동으로 시뮬레이션 프로세스를 중단하는 방법

G

gong.kidd

Guest
안녕, 얘들아, 사람은 거기에 Verilog $를 중지됩니다 작업 같은 시스템 정책 기능을 VHDL 있나요?

감사

 
네, RTL 제에 사용되는 그것을, 그것 Modelsim에서 근무 NCsim에 있지,

 
"경고"사용하지 "오류가 주장하는 성명을 함께 심각 지정"으로

 
안녕
에 modelsim 작품이, 내가 노력했다.수있을 수준은 귀하의 심각.
코드 :(현재> 100us) 후면

FALSE를 주장

시뮬레이션 보고서 "최종"

심각도 실패;

종료면;

 

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