VHDL 산기 4 입력 가산기

[killersbeez]

안녕하세요, 저는 VHDL 4 입력 프로그램 가산기에 뜨거운 질문이 있습니다! 그게 올바른이 VHDL 코드를 만들었습니다! 도서관 IEEE는, ieee.std_logic_1164.all를 사용하여, 엔티티 가산기가 (가짜 : 시간 : = 0 NS) 일반이며 포트 (A, B, C, D : std_logic에; 합계 : std_logic OUT); END 법인, 가산기의 건축 기능 BEGIN (A, B, C, D) 과정을 시작 IS 후 (A = '0 '와 B = '0'과 C = '0 '와 D = '0')하면 합계

 

[Fl1pFl0p]

당신이 아마 수업에, 밖으로 시작하는 경우에는 리플 캐리 가산기 당신이 seaching 될 하나입니다. 가정 [URL = http://www.altera.com/support/examples/vhdl/v_f_add8.html] VHDL : 리플 - 하던일 애더 [/URL] 이것이 리플 캐리 가산기를 설명 [URL = http://www.search .com / 참조 / Adder_ (애더에 대한 전자] 참조 (전자) - Search.com는 [/URL]) 도움이 될 것입니다.

 

[killersbeez]

이것은 나를 위해 말합니다 그리고 난 어차피 찾아 뭘 잘못이 : (digi.vhdl : 가산기에서 (기능) : digi.vhdl : 64 : 프로세스 v2cc에서 t_IF 기대 구문 오류, 예기치 t_PROCESS, : digi.vhdl : 1 오류 [COLOR = "실버"] [SIZE = 1 ]---------- 게시물 0시 45분에 추가 ---------- 이전 게시물 0시 27분에 있었 -------- - [/SIZE] [/COLOR] 문제를 찾아 모든 작동하지만 4 입력 가산기 또는 기타의할까요?

 

[Fl1pFl0p]

이 줄은 입력의 숫자를 보여줍니다 : STD_LOGIC_VECTOR IN ( 0 DOWNTO 7 )이 8bit 가산기이다. 당신이 좋아하는 것처럼 리플 가산기는 많은 비트로 계단식 수 있습니다. 당신이 참조 위의 링크, 그리고 for 루프가 혼란을 일으키는를 읽는다면,이 예제를 읽어보세요. [URL = http://vhdlguru.blogspot.com/2010/03/4-bit-ripple-carry-adder-using-basic.html] VHDL 팁 및 유용한 정보를 코딩 : 4 비트 리플 기본 논리 게이트를 사용하여 애더 캐리 [/URL] 이것은 그 동작을 시뮬레이션하기 위해 게이트 수준 4bit 가산기 및 테스트 벤치입니다. [색상 = "실버"] [SIZE = 1 ]---------- 게시물 18시 31분 -----에 추가 ----- 이전 게시물 18시 15분에 있었 ----------[/SIZE] [/COLOR] O wooo ... 상단에있는 코드를 보지 못했어요. 어디서 나온 거죠?

 

[sanju_]

안녕하세요 여러분의 프로그램에서 대신에 대한 휴대 및 "사건"을 사용할 수 있습니다 "만약"이 더 나을 것 없다 .. 당신은 "elsif를 사용하는 '다른면'더 나은 사용하려는 경우 ".... 그렇게 많이 사용하기 때문에 여러분의 코드에서 오류가 발생 될 수 있으며 하나의 "면", "종료하는 경우" http://www.edaboard.com/thread190952.html

 

[vipinlal]

한 제안, VHDL은 elsif을 제공합니다. 대신 다른 사용 그래서 당신은 elsif을 사용할 수 있습니다 때마다하십시오. 코드는 청소기와 디버깅 쉽게 보이는 것입니다. 위의 코드에서,하지만 얘긴 충분히 "끝이있다면"이 당신이 그들 모두를 커버하기 위해 "만약 다른"많이 사용해 왔습니다.