VHDL을 Verilog에서

[karper1986]

제발 번역을 다음에서 VHDL을 Verilog에서 도와주세요

작업 dump_dmem;
정수 난;

정수 fdmem0;
정수 fdmem1;
정수 fdmem2;
정수 fdmem3;
정수 fdmem4;
정수 fdmem5;
정수 fdmem6;
정수 fdmem7;

[31:0] dmemw0 reg;
[31:0] dmemw1 reg;
[31:0] dmemw2 reg;
[31:0] dmemw3 reg;
[31:0] dmemw4 reg;
[31:0] dmemw5 reg;
[31:0] dmemw6 reg;
[31:0] dmemw7 reg;

시작

fdmem0 = $하면 fopen (`FFT_DMEM0_DUMP);
fdmem1 = $하면 fopen (`FFT_DMEM1_DUMP);
fdmem2 = $하면 fopen (`FFT_DMEM2_DUMP);
fdmem3 = $하면 fopen (`FFT_DMEM3_DUMP);
fdmem4 = $하면 fopen (`FFT_DMEM4_DUMP);
fdmem5 = $하면 fopen (`FFT_DMEM5_DUMP);
fdmem6 = $하면 fopen (`FFT_DMEM6_DUMP);
fdmem7 = $하면 fopen (`FFT_DMEM7_DUMP);

위한은 (i = 0; 난 "(

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="차가운" border="0" />

; 전 = 나는 1)

시작
dmemw0 = memory0.memory [난];
dmemw1 = memory1.memory [난];
dmemw2 = memory2.memory [난];
dmemw3 = memory3.memory [난];
dmemw4 = memory4.memory [난];
dmemw5 = memory5.memory [난];
dmemw6 = memory6.memory [난];
dmemw7 = memory7.memory [난];

$ fdisplay (fdmem0, "% d 개 \ n", dmemw0);
$ fdisplay (fdmem1, "% d 개 \ n", dmemw1);
$ fdisplay (fdmem2, "% d 개 \ n", dmemw2);
$ fdisplay (fdmem3, "% d 개 \ n", dmemw3);
$ fdisplay (fdmem4, "% d 개 \ n", dmemw4);
$ fdisplay (fdmem5, "% d 개 \ n", dmemw5);
$ fdisplay (fdmem6, "% d 개 \ n", dmemw6);
$ fdisplay (fdmem7, "% d 개 \ n", dmemw7);
끝

$ fclose (fdmem0);
$ fclose (fdmem1);
$ fclose (fdmem2);
$ fclose (fdmem3);
$ fclose (fdmem4);
$ fclose (fdmem5);
$ fclose (fdmem6);
$ fclose (fdmem7);

끝
endtask

고마워.

 

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