VHDL에 비교 비트 2 프로그램에 대한 도와 줘요

[fm_com_28]

친애하는,

전 비트를 생산하고 원하는 디자인 2 B를 비트 부호없는 걸립 두 비교를 사용하여 VHDL을 std_logic_vectrors과 패, 섬피 G, 전자, 어디로

패 = 1 경우, <B
G = 1면> B
전자 = 1,면 = B

디자인, 그래서 이것에 대한 프로그램을 찾는 데 도움이 날 수있다면 하나는
안부

 

[Guest]

[No message]

 

[nand_gates]

그것은 매우 간단!
디자인에 대한보다 일반적인 재사용 CD4585 시트의 데이터를 참조하십시오.

코드 :

도서관의 IEEE;

사용 ieee.std_logic_1164.all;엔티티 비교가포트 (

: std_logic_vector (1 downto 0);

B : std_logic_vector (1 downto 0);

패 : 아웃 std_logic;

G : 아웃 std_logic;

이메일 : 아웃 std_logic);최종 비교;비교의 아키텍처 behav입니다시작 - behav을프로세스 (, B)를

변수 G_tmp : std_logic;

변수 L_tmp : std_logic;

변수 E_tmp : std_logic;

시작 - 프로세스

G_tmp : = '0 ';

E_tmp : = '0 ';

L_tmp : = '0 ';

면> 갈까

G_tmp : = '1 ';

elsif = 갈까

E_tmp : = '1 ';

다른 사람

L_tmp : = '1 ';

종료면;

G <= G_tmp가;

이메일 <이 = E_tmp;

패 <이 = L_tmp;

최종 처리;최종 behav;