VHDL에 건설 수있는 방법을 양방향 래치?

[smartshashi]

양방향 래치 어떻게 VHDL에 건설 수 있습니까?또는 동일한위한 VHDL 코드는 어디에서 인터넷에서 구할 수 있습니까?

 

[khorram]

양방향 래치 무슨 뜻 이죠?경우에 데이터를 쓰고 싶어요 래치와 그것을 읽으면 쉽게 제어할 수있습니다.시계 쓰기와 읽기의 상승 에지에서 언제든지 수행할 수있는 공연입니다.

안부,
사의 KH

 

[Renjith]

안녕,
물고 the 양방향 코드에 대한 Herz.인용구 :엔티티 Bidirectional_Latch입니다

포트 (

CLK : std_logic;

: INOUT std_logic_vector (7 downto 0);

B 조 : INOUT std_logic_vector (7 downto 0);

b2aenable : std_logic; - B 조 한 DataTransfer을 활성화

a2benable : std_logic; - A와 B DataTransfer을 활성화

방향 : std_logic에 - 클럭 활성화 방향에 대한 양도

);

최종 Bidirectional_Latch;아키텍처 Bidirectional_Latch 행동입니다시작프로세스 (CLK)

시작

만약 clk'event과 CLK = '1 '을 선택한 다음

만약 방향 = '0 '다음 - 클럭 활성화 B에 대한에 대한 데이터를 전송

만약 b2aenable = '1 '을 선택한 다음

한 <= B 조;

끝;

다른 사람 - A를 B 조 데이터 전송을 위해 사용 자물쇠

만약 a2benable = '1 '을 선택한 다음

B 조 <=;

끝;

끝;

끝;

엔드 프로세스;말, 행동;

 

[masai_mara]

a 가장자리를 만들 것입니다 위의 코드 의견 양방향에게도 필요한 래치 레지스터가 울렸어요.
난 양방향으로 더 도서관을 지원하는 등 원시적인 구현되지 않을 수있는 래치 생각합니다.

 

[Renjith]

masai_mara 썼습니다 :

a 가장자리를 만들 것입니다 위의 코드 의견 양방향에게도 필요한 래치 레지스터가 울렸어요.

 

[masai_mara]

내가 말한대로 거기 맞춤형 ASIC을 제외한 모든 도서관에서 어쩌면 아니다 위의하지만 코드의 합성 a bidi 추론하지 않을로 래치 그것을 쓸 수있습니다.그것은 빗 논리의 형태로 구현을 할 것인가와 같은 단방향 래치.

 

[Guest]

내가 masai_mara에 동의하고 Flops 단방향 및 래치를 추가할 수있습니다, & 지금 당 라이브러리를 지원하는 FPGA가없습니다.Renjith, 합성 ur 유 두 번째 코드를 볼 수있는 결과는?

 

[Renjith]

스팍 쓴 :

내가 masai_mara에 동의하고 Flops 단방향 및 래치를 추가할 수있습니다, & 지금 당 라이브러리를 지원하는 FPGA가없습니다.
Renjith, 합성 ur 유 두 번째 코드를 볼 수있는 결과는?

 

[vevek]

나중에 완벽하게는 아주 많이는 불과 2 2 트라이 상태 버퍼의 병렬 연결 가능한 ............ ........ 실현하는 래치하지만 양방향 반대 방향으로 ...... ...올린날짜1 분 후 :만약 유 도서관 ..........과 그것을 원하지 않을 경우 유는 현재 아주 잘 추가할 수있습니다
......