VHDL에서"연속과 combinational 로직

A

alles

Guest
VHDL 코드에서, 우리는 반드시, obsolutely unsynthesizable 것입니다 그렇지 않으면 코드는 순차 및 combinational 논리를 별도의.
이 맞습니까?

 
당신은 VHDL 코드에서 (그리고 이건 아니건) 및 순차 (클럭 프로세스) combinational 혼합 수있습니다.

 
잘못된!
그것의 좋은 코딩 연습 순차 및 combinational 논리를 분리;하지만
경우에도 그들의 코드를 혼합 합성됩니다.

 
살아야 일부 ppts seq 및 조합 ckts reg 업로드했습니다.
미안하지만, 당신이 첨부 파일을 보려면 로그인이 필요합니다

 
내가 sewuential 논리와 Combinational logoc 별도로해야 더 나은 코딩 연습을 것 같다.아이디어로 자신의 코드에 더 많은 클럽에 그들이 함께 적절하게 시도되고 redable 같은 일부 경험이 나던 코더

 
당신은 쉽게 그들을 함께 섞을 수있습니다.때때로, 당신의 프로그램의 구조를 더 정의의 혼합 형식의 취소가 될 것이다.또한, 그것을 더 합성기를 귀하의 코드를 최적화하는 것은 어렵지 않을 것이다.예를 들어, 당신과 함께 간단한 adder 정의하고자하는 출력에 래치, 난 생각이 건설 :
코드 :프로세스 (CLK)

에 BEGIN

경우 (clk'EVENT 및 = '1 'CLK) 그때

C_latch "= B 조;

면 끝;

프로세스 끝내기;

 
compinational 순차 로직에서 분리, 합성 프로세스를 쉽게하고 easyer을 추적하고 귀하의 코드를 디버깅합니다.

두 기법을 사용하여 디자인 synthesisable 될 것입니다.

 
난 당신과 함께 안녕히 동의하지 않으면 ...
한 combinational 회로를 가질 수있습니다 .. 그리고 순차 회로 .....
그렇지만 그것은 모두 설계 요구 사항을 .... combinational 논리와 순차 논리의 조합에 따라 달라집니다 합성입니다 .....

 
응, 낸드 게이트와 함께 동의합니다.되면 귀하의 코드를 U U 합성 ciscern 수 있어야하면 불러 별도의 코드를 좋은 코딩 방법을 사용하는 클럭 프로세스 변수를 사용하지 않는 경우가 있는지 u 또는하지 inspection.so하여 정확한 결과를 가지고 또한 그렇게 불필요한 muxes 통해 UR 디자인 없으며 그렇게 유추 해서도 안됩니다 prefectly 합성되어야 코드입니다.

안부
amarnath

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top