VHDL에서 구동 곱하기

I

iVenky

Guest
지금은 VHDL을 배우고. 이 '증식 주도 "개념을 이해 수 없습니다. [코드] NotOK 아래 코드를 참조하십시오 : 나는 0으로 7 accum를 생성을위한
 
안녕하세요 곱하기 힘입어 iVenky는 하나의 신호가 여러 개의 드라이버 또는 여러 입력에 의해 강제되어있는 상태입니다. 고려 아래 코드의 경우에는 생성은 아래에 쓰여진 하나의 문장 8 진술을 생성합니다. 때문에 어떤 신호가 "accum"는 (7)와 B (0) B에 (7) (0)에 의해 구동됩니다. 컴파일러 오류 배후 원인은 어느 것입니다. 이 문제 해결은 디자인 2D 배열이나 직장으로 accum을 것입니다.
 
루프 unrolled이됩니다 - 그래서 따라서 당신은 accum 8 배를 할당했습니다.
 
[견적 = gck; 1007705] 안녕 iVenky, 곱하기 기반은 단일 신호가 여러 개의 드라이버 또는 여러 입력에 의해 강제되어있는 상태입니다. 고려 아래 코드의 경우에는 생성은 아래에 쓰여진 하나의 문장 8 진술을 생성합니다. 때문에 어떤 신호가 "accum"는 (7)와 B (0) B에 (7) (0)에 의해 구동됩니다. 컴파일러 오류 배후 원인은 어느 것입니다. 이 문제에 대한 구제 수단이 설계 2D 배열이나 직장으로 accum을 것입니다. [/ 인용] 감사하지만 그렇게 논리적으로 잘못된 논리적 wrong.Is 될 찾을 수 없습니다합니까?
 
[견적 = blooz; 1007916]이 문장을 생성을위한 accum
 
당신은 회로 보드에 와이어로 신호라고 생각해야합니다. 드라이버는 오히려 전선을 열어두고보다 연결되는 것도있다. 같은 와이어를 운전 여러 가지가있다면, 여러 운전 오류를 얻을 수 있습니다. Std_logic가 실제 전선의 동작을 복제하기위한되었다 따라서 왜 당신이 'X'를 얻을 서로 반대 동일한 신호를 두 드라이버가있다면. 그러나 FPGAs은 코드 컴파일하고 'X'로 시뮬레이션할 수없는 따라서 내부적으로 여러 드라이버를 금지하지만, synthesisor는 여러 개의 드라이버 오류를 던질 것입니다. Std_ulogic는 단 1 드라이버를 허락 정말 FPGAs에 대한 더 적합합니다, 심지어 여러 개의 드라이버 시뮬레이션 실거예요. 에 대한 생성하기 - 생성 문장은 조건 코드 (정교 시간에 조건없는 시간을 실행) 할 수 있습니다. 또한 코드 또는 엔터티 instantiations의 동일한 비트 여러 번 복제하실 수 있습니다 : 예를 들어 : [코드] 신호 D, Q : std_logic_vector (0 downto 7); dff_gen : 나는 0으로 7 dff_inst를 생성할 경우 : dff 포트지도 ( CLK => CLK, D => D (I), Q => Q은 (i)); 최종 생성 dff_gen; [/ 코드]
 
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