Verilog (?

[lonsta]

안녕하세요, VHDL로 오전에 표현을 번역 Verilog를 고려하는 방법 :

코드 :

(, phase_acc) = (운반 <옮길거야? init_phase : 0) phase_acc phase_step을;

 

[Guest]

[No message]

 

[fvm]

네, VHDL은 사업자 측면 - 왼쪽에 제공하지 않습니다 concantenate 작업을.당신은 선을 간단히 쓸 수있는 두 가지 또는 사용 중간
변수는 표현을 길이로 보유하고있는 전체.가끔은, VHDL은 Verilog는 조금보다 자세한 있습니다.그러나 생성된 코드가되지 않습니다
동등하게 영향을 할당하여 다른 스타일 긴 기능적으로 그들이, 그들이 동일한 논리에서 생을 마감 할 수있을 것으로 예상
셀 매핑.

 

[lonsta]

fvm 작성 :

네, VHDL은 왼쪽 사이드 사업자 concantenate 작업을 제공하지 않습니다.
당신은 단순히 두 줄을 쓸 수 또는 사용 중간

변수는 전체 길이 식을 개최합니다.
때때로, VHDL 좀 더 Verilog보다 자세한 정보입니다.
그러나 생성된 코드가되지 않습니다

다른 할당 스타일로 긴 의해 그들은 기능적으로 동일하게 영향을 그들이 동일한 논리에 끝날 수 있을런지

셀 매핑.