Verilog

[varunvats69]

안녕,

거기 Verilog에서 경쟁 조건을 확인하는 방법이 있나요?
예를 들어, 제가 구현을 RS 래치 낸드 게이트를 사용하여.이는 모두 입력 0아르 상황 q를 출력 및 qbar 둘 다 될 1, 어떤 래치의 정의에 위배됩니다.과 같은 에러가 Verilog 요점이 뭔가?아니면 내가이 두 질문 및 qbar 1아르 상황을보고 회로 및 확인 시뮬레이션할 수 있었 겠어요?

감사합니다.

 

[Guest]

[No message]

 

[gharuda]

경쟁 조건 중 하나는 시뮬레이터 이벤트 실행 순서에 민감하지만, 그 명령이 잘 정의됩니다.만약 두 가지 이벤트 시뮬레이션 같은 시간에 즉석에서 발생하는 즉,이 모델의 동작에 따라이 처음이지만 실행되는 이벤트를 실행하기 위해서는 언어에 의해 정의된되지 않습니다 따라 다르게 표시됩니다

그것은 상대적으로 어떤 이벤트를 주문하고, 특히 행동 모델을 쓰기에 민감한 코드를 쓰기 쉽습니다.때문에 때로는 그들이 의도한대로 작동 경쟁 조건 모델 디버깅을 자주, 그리고 어려운 때때로 그들은하지 않습니다.그들의 행동 모델이나 다른 부분에 겉보기에 관련이없는 변화로 인해 다른 Verilog 시뮬레이터에 의해 실행되고 변경할 수있습니다

 

[varunvats69]

안녕하세요 Gharuda,
gharuda 썼습니다 :

경쟁 조건 중 하나는 시뮬레이터 이벤트 실행 순서에 민감하지만, 그 명령이 잘 정의됩니다.
만약 두 가지 이벤트 시뮬레이션 같은 시간에 즉석에서 발생하는 즉,이 모델의 동작에 따라이 처음이지만 실행되는 이벤트를 실행하기 위해서는 언어에 의해 정의된되지 않습니다 따라 다르게 표시됩니다

 

[gharuda]

귀하의 성명을 사용하여 임무에 따라 달라집니다"= 차단 또는 이외의 진술을 차단 "<=".

while a expression is evaluated and assigned to a LHS variable.

자신의 관성 지연 및 변이
평가하면서 표현입니다 LHS 변수에 할당됩니다.다음 관성하면 불러 지연이 어떤 연기를 지정하지 않으면 계정으로 가져옵니다.

차단 RHS 경우에는 성명의 표현을 사용하는 평가 및 LHS 변수 다음 진술에 할당된 실행됩니다.

비 고 표현 차단 평가하고 그들은 시뮬레이션 시간의 끝에 할당할 수있습니다.