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jimjim2k
Guest
안녕
Verilog - 한 선적 SmartSpice에서
Verilog - A를 눌러 아날로그 하드웨어 설명 언어 (AHDL) 컴퓨터 언어의 클래스 속한다.이러한 AHDLs 지금은 널리, 높은 수준의 아날로그 시스템과 지속적인 시스템을위한 행동 양식을 디자인하는 데 도움이됩니다.
Verilog - Verilog의 하위 집합
- AMS (아날로그 신호 혼합이다), 표준 열기 Verilog 인터내셔널 (OVI) Verilog HDL을 1364년은 IEEE 표준 (Verilog 디지털)의
확장으로 정의 [1].이 Verilog - SmartSpice에서 지원하는 최신 버전 2.0 2000 년 3 월 정의됩니다.설명의 두 종류가 가능한 Verilog - 한, 구조적 설명과 행동에 대한 설명입니다.
컴파일이나 Verilog 설계 및 해석 - 언어 an SmartSpice - 복잡한 아날로그 및 혼합 신호 회로의 검증을 위해, 사용하기 쉽고 포괄적인 환경을 제공과 함께 디자이너와 결합.그것은 일정에 따라 그 사양을 달성하기위한 설계 무결성 및 강력한 최적화 기능을 실행하기위한 사양을 제공한다.1.h ** 추신 : / / src.silvaco.com / ResourceCenter / 엉 / SimulationStandard / showArticle.jsp? 년 = 2002년 & 문서 = 대답 & 달 = 4월
2.h ** p 하이라이트 : / / www.silvaco.com / 제품 / behavioral_modeling / verilog_A_Datasheet.html
* -> T는
tnx
Verilog - 한 선적 SmartSpice에서
Verilog - A를 눌러 아날로그 하드웨어 설명 언어 (AHDL) 컴퓨터 언어의 클래스 속한다.이러한 AHDLs 지금은 널리, 높은 수준의 아날로그 시스템과 지속적인 시스템을위한 행동 양식을 디자인하는 데 도움이됩니다.
Verilog - Verilog의 하위 집합
- AMS (아날로그 신호 혼합이다), 표준 열기 Verilog 인터내셔널 (OVI) Verilog HDL을 1364년은 IEEE 표준 (Verilog 디지털)의
확장으로 정의 [1].이 Verilog - SmartSpice에서 지원하는 최신 버전 2.0 2000 년 3 월 정의됩니다.설명의 두 종류가 가능한 Verilog - 한, 구조적 설명과 행동에 대한 설명입니다.
컴파일이나 Verilog 설계 및 해석 - 언어 an SmartSpice - 복잡한 아날로그 및 혼합 신호 회로의 검증을 위해, 사용하기 쉽고 포괄적인 환경을 제공과 함께 디자이너와 결합.그것은 일정에 따라 그 사양을 달성하기위한 설계 무결성 및 강력한 최적화 기능을 실행하기위한 사양을 제공한다.1.h ** 추신 : / / src.silvaco.com / ResourceCenter / 엉 / SimulationStandard / showArticle.jsp? 년 = 2002년 & 문서 = 대답 & 달 = 4월
2.h ** p 하이라이트 : / / www.silvaco.com / 제품 / behavioral_modeling / verilog_A_Datasheet.html
* -> T는
tnx