Verilog PLI에 대해 문제를>

[eruisi]

제가 오류를 몇 가지지고 있지만 NCVerilog 오전 사용 PLI1.0을 디자인 간단한.

여기에 C PLI 함수에 있습니다 :
코드 :int my_timing ()

(

문 손잡이;

더블 new_rise, new_fall;() acc_initialize;

( "최대") accToHiZDelay을 acc_configure;

문 = acc_handle_tfarg (1);acc_fetch_delays (게이트, & new_rise, & new_fall);

io_printf (이하 "게이트 % 늙은 지연 : 상승 - % s의 f를, 가을 - % f를 \ N 개의", acc_fetch_fullname (문), new_rise, new_fall);new_rise = acc_fetch_tfarg (2);

new_fall = acc_fetch_tfarg (3);

acc_replace_delays (게이트, new_rise, new_fall);

acc_fetch_delays (게이트, & new_rise, & new_fall);

io_printf (이하 "새로운 게이트 % 지연 : 상승 - % s의 f를, 가을 - % f를 \ N 개의", acc_fetch_fullname (문), new_rise, new_fall);

acc_close ()

 

[aji_vlsi]

전 "아직 것이 신뢰 구현 없습니다"오류 메시지가 말하는 - 왜 작동하지 아직도 당신이 믿는가?있나요 당신은 증거 파형 또는 기타?가장 좋은 건 새로운 릴리스에 사용할 수 있습니다 그것은 지원을 문의하십시오 CDN.

또한, 앞으로가는 방법 포팅 시도를하는 VPI입니다 즉, ACC는 / TF)가있다 방법보다 너무 나이가 (비록 조금 빠르게 VPI

감사합니다
Ajeetha, CVC는
www.noveldv.com

 

[eruisi]

새로운 지연은 시뮬레이터에서 feteched 값은 제가하는 기준에 인쇄된.
코드 :acc_replace_delays (게이트, new_rise, new_fall);

acc_fetch_delays (게이트, & new_rise, & new_fall);

io_printf (이하 "새로운 게이트 % 지연 : 상승 - % s의 f를, 가을 - % f를 \ N 개의", acc_fetch_fullname (문), new_rise, new_fall);

 

[eruisi]

내가 testbench를 실행하고 영향을 찾은 그 게이트 없습니다 지연.
또는 잘못 내가 사용 acc_replace_delays ()을 방법 그것은 ldv4에 구현된 아니 잖아?
ldv4 예제를 다음의 cdsdoc 그건 아마도 내가 이상한 이유로 꽤 있어요.

누구나 도와 날?

여기에 코드는 Verilog :
코드 :`timescale 1ns/100ps

모듈 nand4 (D1에, d2, D3, d4로, 밖으로);

입력 D1에, d2, D3, d4로;

출력 아웃;철사 out1, out2;

낸드 nd1 (out1, D1에, d2);

낸드 nd2 (out2, D3, d4로);

낸드 nd3 (나가, out1, out2);

endmodule모듈 nand4_tb ();

reg W1, 미납, w3, w4;

와이어 아웃;nand4 dut (. D1에 (W1),. d2 (미납),. D3 (w3),. d4로 (w4),. 아웃 (밖으로));초기 시작

W1 = 0; 미납 = 0; w3 = 1; w4 = 0;

# 10 W1 = 0; 미납 = 0; w3 = 1; w4 = 1;

# 20 $ 다;

끝초기 시작

$ fsdbDumpfile ( "top.fsdb");

$ fsdbDumpvars (0, dut);

끝초기 $ my_timing (nand4_tb.dut.nd2, 10, 10);

endmodule

 

[Guest]

[No message]

 

[aji_vlsi]

eruisi 작성 :

난 testbench를 실행하고 그 게이트 지연은 영향을받지 것으로 나타났습니다.

나 ()는 잘못된 방법으로 acc_replace_delays을 사용 했나?