Verilog - AMS 케이던스에

[goldeboy]

안녕하세요,
내가 AMS - Verilog 서면에 케이던스 작전 앰프에 원하는 모델을 테스트.나는 성공적으로 코드를 컴파 일한 Verilog - ams에있다.난 기호를 가지고있는도 만들었습니다.하지만 회로를 벤치가 발견 문제에 기호를 집어 넣을려고 내가 가진 설계도를 테스트 창을 시뮬레이션할.내가 생각하는 등 저기 구성보기 : 작성 설정.
제발, 난 도움이 필요 : 설명하고있어 어떤 예제 모듈 ams의 종지와 Verilog -에 회로를 벤치에 시뮬레이션 시험?
아주 많이 감사를.

 

[Guest]

[No message]

 

[gunturikishore]

기호를 열고 너의 볼 Spectre를 저장합니다.핀이 생성 시도에 네트리스트를 인터페이스하고 보여을 포함한 최초의 네트리스트에 기호가 확인되었습니다.

아마 당신도 그 이후로 작업을 필요로 수정 해달라고한다면 그것은 CDF도.열기 CDF는 기호와 상징 섹션의 ""시뮬레이션 정보 목록에 핀 포함됩니다.나중에 당신은 어떤 회로의 대신에있을 필요 Verilog 사용하여 열려있는거야 그 구성 말해 볼 수 있습니다.그게 당신이 창 구성의 필요를 지정합니다.편집기를 위해서는 계층 구조를 사용 필요한 도구를 제공하고 기호를 사용하여 그가는 당신은 셀보기를 함께 만들 계층 구조 편집기 설계도의 이름과 동일.네트리스트를 Verilog VHDL, 또는, 사실 설계도를 사용하는 계층 구조 편집기라는 Cofiguration 알 수 있는지 여부가는 Verilog - 사용에 대한 상징 도식

순서의 단계를 수행하려고합니다.그것이 까다로운 당신과 과정에 케이던스 문서를 아마 따라 많은가 필요합니다.그러나이 도구를 사용하려고하는 다목적 용 가치의 결과와 그.내가 다시 가끔 사용하는 그것을 나는 버전 업데이 트 오전 모르겠하는 경우와 동일한 절차입니다.