Verilog - 혼합 신호 종지 ADC가

[lyko]

친애하는 모든
그것은)는 필터도 숫자, 바이너리 비트 더 추적할 수없는 가망 또는 ADC의 모델을 좀 사용 전압 10 입력 Verilog를 (를 포함 지연에서 CLK에 출력과 이유는 ADC를합니다 Verilog는 -는 모델링에 사용 이내?
내가 Verilog - 오전 초급 있습니다.: - [
관심 네 감사합니다.
Lyko

 

[erikl]

lyko 작성 :

그것은 추적할 수없는 가망 Verilog를 (출력 CLK에서 지연 및 10 개 이상의 비트 이진 숫자에도 필터에 입력 전압을 포함하여 ADC의 모델을 얻을)입니다

 

[Guest]

[No message]

 

[lyko]

감사합니다!내가 관행을 좀 봐주지